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- 저자 : 권종기(Jong-Ki Kwon) (검색결과 5 건)
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새로운 구조의 ESD 보호소자를 내장한 고속-저 전압 LVDS 드라이버 설계에 관한 연구
김귀동,권종기,이재현,구용서,Kim, Kui-Dong,Kwon, Jong-Ki,Lee, KJae-Hyun,Koo, Yong-Seo 한국전기전자학회 2006 전기전자학회논문지 Vol.10 No.2
In this study, the design of advanced LVDS(Low Voltage Differential Signaling) I/O interface circuit with new structural low triggering ESD (Electro-Static Discharge) protection circuit was investigated. Due to the differential transmission technique and low signal swing range, maximum transmission data ratio of designed LVDS transmitter was simulated to 5Gbps. And Zener Triggered SCR devices to protect the ESD Phenomenon were designed. This structure reduces the trigger voltage by making the zener junction between the lateral PNP and base of lateral NPN in SCR structure. The triggering voltage was simulated to 5.8V. Finally, The high speed I/O interface circuit with the low triggered ESD protection device in one-chip was designed.
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낮은 온-저항과 빠른 스위칭 특성을 갖는 2500V급 IGBTs
신사무엘,구용서,원종일,권종기,곽재창,Shin, Samuell,Koo, Yong-Seo,Won, Jong-Il,Kwon, Jong-Ki,Kwak, Jae-Chang 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.2
본 연구는 전력용 스위칭 소자로 널리 활용되고 있는 IGBT(Insulated Gate Bipolar Transistor)소자로서 NPT(Non Punch Through) IGBT 구조에 기반 한 새로운 구조의 IGBT를 제안하였다. 제안된 구조는 기존 IGBT 구조의 P-베이스 영역 우측 부분에 N+를 도입함으로 N-드리프트 영역의 정공분포를 N+영역으로 밀집시켜 턴-오프 시 정공의 흐름을 개선, 기존 구조보다 더 빠른 턴-오프 시간과 더 낮은 순방향 전압강하를 갖는 구조이다. 또한 P+를 게이트 우측 하단에 형성함으로써 순방향 전압 강하 특성을 개선시키기 위해 도입한 캐리어 축적 층인 N+에 의해 발생하는 낮은 래치-업 특성과 낮은 항복 전압 특성을 개선시킨 구조이다. 시뮬레이션 결과 제한된 구조의 턴-오프와 순방향 전압강하는 기존 구조대비 각각 0.3us, 0.5V 향상된 특성을 보였다. This paper presents a new Insulated Gate Bipolar Transistor(IGBT) based on Non Punch Through(NPT) IGBT structure for power switching device. The proposed structure has adding N+ beside the P-base region of the conventional IGBT structure. The added n+ diffusion of the proposed device ensure device has faster turn-off time and lower forward conduction loss than the conventional IGBT structure. But, added n+ region can reduce th breakdown voltage and latching current density of the proposed device due to its high doping concentration. This problems can be overcome by using diverter on the right side of the device. In the simulation results, turn-off time of the proposed device is 0.3us and the on-state voltage drop is 3V. The results show that the proposed device has superior characteristic than conventional structure.
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Dynamic Threshold MOS 스위치를 사용한 고효율 DC-DC Converter 설계
하가산,구용서,손정만,권종기,정준모,Ha, Ka-San,Koo, Yong-Seo,Son, Jung-Man,Kwon, Jong-Ki,Jung, Jun-Mo 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.3
본 논문에서는 DTMOS(Dynamic Threshold voltage MOSFET) 스위칭 소자를 사용한 고 효율 전원 제어 장치 (PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DTMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기(Saw-tooth generator), 밴드갭기준 전압 회로(Band-gap reference circuit), 오차 증폭기(Error amplifier), 비교기(Comparator circuit)가 하나의 블록으로 구성되어 있다. 삼각파 발생기는 그라운드부터 전원 전압(Vdd:3.3V)까지 출력 진폭 범위를 갖는 1.2MHz 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 그리고 오차 증폭기는 70dB의 DC gain과 $64^{\circ}$ 위상 여유를 갖도록 설계하였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다. The high efficiency power management IC(PMIC) with DTMOS(Dynamic Threshold voltage MOSFET) switching device is proposed in this paper. PMIC is controlled with PWM control method in order to have high power efficiency at high current level. DTMOS with low on-resistance is designed to decrease conduction loss. The control parts in Buck converter, that is, PWM control circuits consist of a saw-tooth generator, a band-gap reference circuit, an error amplifier and a comparator circuit as a block. The Saw-tooth generator is made to have 1.2 MHz oscillation frequency and full range of output swing from ground to supply voltage(VDD:3.3V). The comparator is designed with two stage OP amplifier. And the error amplifier has 70dB DC gain and $64^{\circ}$ phase margin. DC-DC converter, based on Voltage-mode PWM control circuits and low on-resistance switching device, achieved the high efficiency near 95% at 100mA output current. And DC-DC converter is designed with LDO in stand-by mode which fewer than 1mA for high efficiency.
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ESD 보호회로 내장형 고속 저 전압 BiCMOS LVDS 드라이버 설계에 관한 연구
이재현(Jae-Hyun Lee),손정만(Jung-Man Son),김귀동(Kui-Dong Kim),권종기(Jong-Ki Kwon),구용서(Yong-Seo Koo) 대한전자공학회 2006 대한전자공학회 학술대회 Vol.2006 No.11
This paper presents the design of LVDS(Low- Voltage-Differential-Signaling) driver circuit for Gb/s-per-pin operation using BiCMOS process technology. To reduce chip area, LVDS driver’s switching devices were replaced with lateral bipolar devices. The designed lateral bipolar transister’s emitter size is 2*5㎛. Also the proposed LVDS driver is operated at 1.8V and the maximum data rate is 2.8Gb/s approximately. In additional, novel SCR devices to protect the ESD phenomenon were designed. This structure reduces the latch-up phenomenon by using tum on/off character of N-channel and P-channel MOSFETs in SCR structure. Also the triggering voltage was simulated to 2.2V. Finally, The high speed I/O interface circuit with the low triggered ESD protection device in one-chip was designed.
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