수치해석을 이용한 FCCSP용 Embedded PCB의 Cavity 구조에 따른 거동특성 연구

조승현,이상수,Cho, Seunghyun,Lee, Sangsoo 한국마이크로전자및패키징학회 2020 마이크로전자 및 패키징학회지 Vol.27 No.1

본 논문에서는 FEM(유한요소) 기법을 사용하여 FCCSP용 임베디드 PCB의 캐비티 구조와 프리프레그 재료의 종류에 따라 PCB에서 발생한 warpage와 von Mises 응력 해석을 수행하였다. 유한요소 해석에는 1/2 substrate 모델과 정적해석이 적용되었다. warpage 해석 결과에 의하면 칩이 실장되는 캐비티와 칩의 간격이 증가할수록 warpage가 증가하였고, 탄성계수와 열팽창계수가 높은 프리프레그 재료를 적용했을 때 warpage가 증가하였다. 응력의 해석결과에 따르면 칩이 실장되는 캐비티와 칩의 간격의 영향은 프리프레그 재료에 따라 다르게 나타났다. 즉 열팽창계수가 코어재료보다 월등히 높은 재료를 적용했을 때 칩이 실장되는 캐비티와 칩의 간격이 증가할수록 응력이 증가하였고, 열팽창계수가 코어재료보다 낮은 프리프레그를 적용하면 응력이 감소하였다. 이와 같은 결과는 신뢰성 관점에서 실장된 칩이 실장되는 캐비티의 구조와 프리프레그 재료간 상관관계가 있음을 시사하고 있다. In this paper, we used FEM technique to perform warpage and von Mises stress analysis on PCB according to the cavity structures of embedded PCB for FCCSP and the types of prepreg material. One-half substrate model and static analysis are applied to the FEM. According to the analysis results of the warpage, as the gap between the cavity and the chip increased, warpage increased and warpage increased when prepreg material with higher modularity and thermal expansion coefficient was applied. The analysis results of the von Mises stress show that the effect of the gap between the cavity and the chip varies depending on prepreg material. In other words, when material whose coefficient of thermal expansion is significantly higher than that of core material, the stress increased as the gap between the cavity and the chip increased. When the prepreg with the coefficient of thermal expansion lower than the core material is applied, the result of stress is opposite. These results indicate that from a reliability perspective, there is a correlation between the structure of the cavity where embedded chips are loaded and prepreg material.

카본 CCL에 의한 PCB의 열전달 특성 연구

조승현,장준영,김정철,강석원,성일,배경윤,Cho, Seunghyun,Jang, Junyoung,Kim, Jeong-Cheol,Kang, Suk Won,Seong, Il,Bae, Kyung Yun 한국마이크로전자및패키징학회 2015 마이크로전자 및 패키징학회지 Vol.22 No.4

본 논문에서는 PCB용 카본 CCL의 열전달 특성을 실험과 수치해석을 통해 연구하였는데 카본 CCL의 특성 연구를 위해 기존 FR-4 코어와 Heavy copper 코어를 적용한 PCB를 비교하였다. 열전달특성 분석을 위해 코어는 한 개와 두 개가 적용된 HDI PCB 샘플이 제작되었고, 카본코어는 Pan grade와 pitch grade의 2종이 적용되었으며, 코어 두께에 의한 열전달 특성도 평가되었다. 연구결과에 의하면 카본 코어의 열전달 특성은 heavy copper 코어보다는 낮으나 FR-4 코어보다는 우수하였다. 또한, 카본 코어와 heavy copper 코어는 두께가 증가할수록 열전달 특성이 높아졌으나 FR-4 코어는 두께가 증가할수록 열전달 특성이 낮아졌다. heavy copper 코어 적용시 드릴마모도 증가, 무게 증가, 전기절연성 확보를 위한 절연재의 추가로 원가상승을 고려할 때 카본 코어가 PCB의 열전달 특성 향상을 위한 대안이 될 것으로 판단된다. In this paper, the heat transfer characteristics of PCB (Printed Circuit Board) with cabon CCL (Copper Claded Layer) were studied through experiments and numerical analysis to compare of PCBs with conventional the FR-4 core and heavy copper cores. For study, samples are producted with HDI (High Density Interconnection) PCB of mobile phone with variations of thickness of core materials and grades of carbon material to evaluate heat transfer characteristics respectively. From this research results, heat transfer characteristics of the carbon core was rather low than heavy copper, but better than FR-4 core. In addition, even though the carbon and heavy copper core contributed on the heat transfer characteristics as their thickness increases, FR-4 cores disturbed heat transfer characteristics as it's thickness increases. Therefore, carbon core is recommendable to improve the heat transfer characteristics of the PCB because heavy copper core has much disadvantages such as increasing of wear of drill, the weight of PCB, and manufacturing cost by additional insulation materials for electrical insulation.

PoP용 패시브 소자 임베디드 기판의 warpage 감소를 위한 파라메타 설계에 관한 연구

조승현,김도한,오영진,이종태,차상석,Cho, Seunghyun,Kim, Dohan,Oh, Youngjin,Lee, Jongtae,Cha, Sangsuk 한국마이크로전자및패키징학회 2015 마이크로전자 및 패키징학회지 Vol.22 No.1

In this paper, numerical analysis by finite element method and parameter design by the Taguchi method were used to reduce warpage of a two passive components embedded double side substrate for PoP(Package on Package). The effect of thickness of circuit layers (L1, L2) and thickness of solder resist (SR_top, SR_BTM) were analyzed with 4 variations and 3 levels(minimum, average and maximum thickness) to find optimized thickness conditions. Also, paste effect of solder resist on unit area of top surface was analyzed. Finally, experiments was carried out to prove numerical analysis and the Taguchi method. Based on the numerical and experimental results, it was known that circuit layer in ball side of substrate was the most severe determining deviation for reducing warpage. Buried circuit layer in chip side, solder resist and were insignificant effects on warpage relatively. However, warpage decreased as circuit layer in ball side thickness increased but effect of solder resist and circuit layer in chip side thickness were conversely. 본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기 위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트 두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한 파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.

Elastic Textile Fabric Composite with High Electrical Conductivity as a Strain Sensor for Large Deformation

조승현,강태수,이준영,Cho, Seung-Hyun,Kang, Tae-Su,Lee, Jun-Young The Korean Fiber Society 2007 한국섬유공학회지 Vol.44 No.2

Elastic polypyrrole (PPy)/textile fabric composites with high electrical conductivity were prepared by coating PPy on an elastic nylon/spandex fabric through chemical and electrochemical oxidation of pyrrole in sequence. The electrical resistivity of the composite was extremely low as $0.2\;{\Omega}cm$ at fairly low PPy content. We investigated the effects of the preparation conditions on the properties of the resulting fabric such as PPy content, surface morphology and electrical conductivity. We also studied mechanoelectrical properties of the elastic fabric by measuring the change of electrical resistance during extension of the fabric, observing monotonic increase of the electrical resistance with the elongation. We suggest that electrically conducting elastic fabric can be used as a strain sensor for large deformation.

PGA (Pin Grid Array) 패키지의 Lead Pin의 기계적 특성에 따른 Pin Pull 거동 특성 해석

조승현,최진원,박균명,Cho, Seung-Hyun,Choi, Jin-Won,Park, Gyun-Myoung 한국마이크로전자및패키징학회 2010 마이크로전자 및 패키징학회지 Vol.17 No.1

본 논문은 $20^{\circ}$ 각도의 굽힘과 50 ${\mu}m$ 인장조건에서 PGA (Pin Grid Array) 패키지의 lead pin에 발생하는 von Mises 응력과 전 변형률 에너지 밀도를 lead pin 소재의 열처리 온도 조건에 따라 유한요소법을 이용하여 해석하였다. 해석결과에 따르면 lead pin의 코너부와 리드핀의 헤드부와 솔더의 경계면이 국부적으로 응력이 집중되는 가장 취약한 위치이며 lead pin의 열처리 온도가 높을수록 발생하는 최대 응력과 변형률 에너지 밀도가 낮아져서 신뢰성이 우수한 것으로 판단된다. 또한 lead pin의 코너부에 라운드가공을 하면 헤드부와 솔더의 경계면에서 발생하는 von Mises 응력과 전변형률 에너지 밀도가 감소하였다. 이와 같은 해석결과는 전 변형률 에너지 밀도가 증가할수록 솔더의 피로수명이 감소하는 연구결과에 미루어볼 때 열처리를 통해 리드핀의 기계적특성을 변경하면 PGA 패키지의 신뢰성을 향상시킬 수 있음을 의미한다. 따라서, 리드핀의 형상최적화와 열처리를 통한 최적화된 소재특성을 통해 PGA 패키지의 신뢰성 향상이 요구된다. In this study, von Mises stress and total strain energy density characteristics of lead pin in PGA (Pin Grid Array) packages have been calculated by using the FEM (Finite Element Method). FEM computation is carried out with various heat treatment conditions of lead pin material under $20^{\circ}$ bending and 50 mm tension condition. Results show that von Mises stress locally concentrated on lead pin corners and interface between lead pin head and solder. von Mises stress and total strain energy density decrease as heat treatment temperature of lead pin increases. Also, round shaped corner of lead pin decreases both von Mises stress and total strain energy density on interface between lead pin head and solder. This means that PGA package reliability can be improved by changing the mechanical property of lead pin through heat treatment. This has been known that solder fatigue life decreases as total strain energy density of solder increases. Therefore, it is recommended that both optimized lead pin shape and optimized material property with high lead pin heat treatment temperature determine better PGA package reliability.

PoP용 Substrate의 Warpage 감소를 위해 유한요소법을 이용한 설계 파라메타 연구

조승현,이상수,Cho, Seunghyun,Lee, Sangsoo 한국마이크로전자및패키징학회 2020 마이크로전자 및 패키징학회지 Vol.27 No.3

본 논문에서는 FEM(유한요소) 기법을 사용하여 칩이 실장되는 않은 substrate와 칩이 실장된 substrate의 warpage를 해석하여 칩의 실장이 warpage에 미치는 영향을 비교·분석하였다. 또한, warpage를 감소시키기 위한 substrate의 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 신호 대 잡음 비로 분석하였다. 해석 결과에 의하면 칩이 실장되면 substrate의 warpage는 패턴의 방향이 변할 수 있고, 칩이 실장되면서 패키지의 강성도(stiffness)가 증가하고, 패키지 상·하의 열팽창계수의 차이가 작아지면서 warpage는 감소하였다. 또한, 칩이 실장되지 않은 substrate를 대상으로 설계 파라메타의 영향도 분석 결과에 의하면 warpage를 감소시키기 위해서는 회로층 중에서 내층인 Cu1과 Cu4를 중점 관리하고, 다음으로 바닥면의 solder resist 층의 두께와 Cu1과 Cu2 사이의 프리프레그 층의 두께를 관리해야 한다. In this paper, we calculated the warpage of bare substrates and chip attached substrates by using FEM (Finite Element Method), and compared and analyzed the effect of the chips' attachment on warpage. Also, the effects of layer thickness of substrates for reducing warpage were analyzed and the conditions of layer thickness were analyzed by signal-to-noise ratio of Taguchi method. According to the analysis results, the direction of warpage pattern in substrates can change when chips are attached. Also, the warpage decreases as the difference in the CTE (coefficient of thermal expansion) between the top and bottom of the package decreases and the stiffness of the package increases after chips are loaded. In addition, according to the impact analysis of design parameters on substrates where chips are not attached, in order to reduce warpage, the inner layers of the circuit layer Cu1 and Cu4 has be controlled first, and then concentrated on the thickness of the solder resist on the bottom side and the thickness of the prepreg layer between Cu1 and Cu2.

수치해석을 이용한 임베딩 패키지 솔더 조인트의 신뢰성에 미치는 에이징 효과 연구

조승현,장준영,고영배,Cho, Seunghyun,Jang, Junyoung,Ko, Youngbae 한국마이크로전자및패키징학회 2018 마이크로전자 및 패키징학회지 Vol.25 No.1

본 논문에서는 임베딩 패키지의 솔더 조인트 신뢰성에 미치는 솔더 조인트의 에이징 효과를 유한요소법에 의한 수치해석을 통해 연구하였다. SAC305 솔더 조인트의 에이징 시간은 0, 60, 180 일이 적용되었고 신뢰성 분석을 위해 패키지 휨, ECS(Equivalent Creep Strain) 및 TSED(Total Strain Energy Density)이 분석되었다. 연구결과에 따르면 임베딩 패키지의 휨이 비임베딩 패키지에 비해 감소하여 임베딩 패키지내 솔더 접합부의 신뢰성이 높을 것으로 예측되었다. 또한, 에이징 시간이 길수록 임베디드 패키지의 휨이 감소하지만 솔더 조인트의 신뢰성 수명도 감소할 것으로 분석되었다. In this paper, the effects of solder joint aging on the reliability of embedded package solder joints were investigated using numerical analysis by finite element method. Solder joints were SAC305 with aging time 0, 60, 180 days. For reliability analysis, warpage of package and equivalent creep strain (ECS) and total strain energy density (TSED) of solder joint were analyzed. The analysis results show that the package warpage is decreased in the case of the embedded package compared to the non embedded package, and the reliability life of the solder joint is predicted to be high. Also, it was interpreted that the longer the aging time, the less the warpage of the embedded package, but the reliability life of the solder joint would be shortened.

WDM-PON 시스템용 저가형 Fiber Grating Laser의 제작 및 성능 분석

조승현,이우람,이지현,박재동,김병휘,강민호,신동욱,Cho, Seung-Hyun,Lee, Woo-Ram,Lee, Jie-Hyun,Park, Jae-Dong,Kim, Byoung-Whi,Kang, Min-Ho,Shin, Dong-Wook 한국광학회 2005 한국광학회지 Vol.16 No.1

Fiber-Bragg-grating external cavity laser(FGL) modules were fabricated and experimentally analyzed. Proposed as a cost-effective solution for optical sources in the WDM-PON access network, FGL modules were packaged to TO-CAN type. We obtained a low threshold current of 13 mA, and an optical output power of 3.6 mW with a bias current of 60 mA at $25^{\circ}C$. The lasing wavelength dependencies on current and temperature were as small as 5.2 pm/mA and 30 pm/$^{\circ}C$, respectively. These change rates of the wavelength with the temperature and current are smaller than those of the DFB laser. Single-mode oscillations with the side-mode suppression ratio(SMSR) over 30 dB are maintained above the threshold current level. The FGL modules can be directly modulated at 155 Mbps, PRBS(2$^{23}$ -1) NRZ signal. Through the BER plots, we did not see the significant degradations before and after the transmission over 20km of the SMF at 155 Mb/s. 광섬유 브라그 격자를 외부 공진기로 사용하는 레이저 다이오드(이하 FGL : fiber grating laser 이라 약칭함)를 제작한 후 그 성능을 실험적으로 측정하고 분석하였다. FGL을 WDM기반의 수동형 광 가입자망 시스템에 적용하기 위해서는 저가 구현이 필수적이며, 이를 위해, TO-CAN 형태의 모듈로 패키징하였다. 제작된 FGL의 동작 전류 대 광 출력 특성을 측정한 결과, $25^{\circ}C$에서 60 mA일때 약 3.6 mW를 얻을 수 있었고 주입 전류 변화에 따른 발진 파장의 변화율은 5.2 pm/mA이었다. 또한, FGL의 온도 변화에 따른 발진 파장의 변화율은 30 pm/$^{\circ}C$로 주변 온도 변화에 대한 발진 파장의 안정도가 매우 우수함을 확인하였다. 문턱 전류 이상의 동작전류 영역에서 각각 30 dB 이상의 양호한 주변 모드 억압비(SMSR)를 얻을 수 있었고, 단일 종 모드 발진 특성을 유지함을 확인하였다. 제작된 FGL의 전송 성능을 분석하기 위하여 155 Mb/s의 NRZ 신호로 직접 변조 실험을 수행하였다. BER 성능을 측정한 결과. 단일 모드 광섬유 20 km를 통과하더라도 광경로 파워 페널티가 발생하지 않았고 수신파워가 -37.5 dBm 이상에서 BER<$10^{-9}$ 을 얻을 수 있었다.

적외선검출기 READOUT CONTROLLER 개발

조승현,진호,남욱원,차상목,이성호,육인수,박영식,박수종,한원용,김성수,Cho, Seoung-Hyun,Jin, Ho,Nam, Uk-Won,Cha, Sang-Mok,Lee, Sung-Ho,Yuk, In-Soo,Park, Young-Sik,Pak, Soo-Jong,Han, Won-Yong,Kim, Sung-Soo 한국천문학회 2006 天文學論叢 Vol.21 No.2

We have developed a control electronics system for an infrared detector array of KASINICS (KASI Near Infrared Camera System), which is a new ground-based instrument of the Korea Astronomy and Space science Institute (KASI). Equipped with a $512{\times}512$ InSb array (ALADDIN III Quadrant, manufactured by Raytheon) sensitive from 1 to $5{\mu}m$, KASINICS will be used at J, H, Ks, and L-bands. The controller consists of DSP(Digital Signal Processor), Bias, Clock, and Video boards which are installed on a single VME-bus backplane. TMS320C6713DSP, FPGA(Field Programmable Gate Array), and 384-MB SDRAM(Synchronous Dynamic Random Access Memory) are included in the DSP board. DSP board manages entire electronics system, generates digital clock patterns and communicates with a PC using USB 2.0 interface. The clock patterns are downloaded from a PC and stored on the FPGA. UART is used for the communication with peripherals. Video board has 4 channel ADC which converts video signal into 16-bit digital numbers. Two video boards are installed on the controller for ALADDIN array. The Bias board provides 16 dc bias voltages and the Clock board has 15 clock channels. We have also coded a DSP firmware and a test version of control software in C-language. The controller is flexible enough to operate a wide range of IR array and CCD. Operational tests of the controller have been successfully finished using a test ROIC (Read-Out Integrated Circuit).

사각 프리폼 블로우 성형 특성에 관한 수치적 연구

조승현,송민재,이동원,고영배,Cho, Seung-Hyun,Song, Min-Jae,Lee, Dong-Won,KO, Young-Bae 한국금형공학회 2015 한국금형공학회지 Vol.9 No.3

This study presents the preform injection molding and the blow molding of the injection stretch-blow molding process for PET bottles. The numerical analysis of the injection molding and the blow molding of a preform is considered in this paper using CAE with a view to minimize the warpage and the thickness. In order to determine the design parameters and processing conditions in injection/blow molding, it is very important to establish the numerical model with physical phenomenon. In this study, we appropriately predicted the warpage, deformation and thickness distribution along the product walls.