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- 저자 : 차상석 (검색결과 4 건)
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B<sup>2</sup>it 플래시 메모리 카드용 기판의 Ag 범프/Cu 랜드 접합 계면반응
홍원식,차상석,Hong, Won-Sik,Cha, Sang-Suk 한국마이크로전자및패키징학회 2012 마이크로전자 및 패키징학회지 Vol.19 No.1
After flash memory card(FMC) was manufactured by $B^2it$ process, interfacial reaction of silver bump with thermal stress was studied. To investigate bonding reliability of Ag bump, thermal shock and thermal stress tests were conducted and then examined on the crack between Cu land and Ag bump interface. Diffusion reaction of Ag bump/Cu land interface was analyzed using SEM, EDS and FIB. The Ag-Cu alloy layer due to the interfacial reaction was formed at the Ag/Cu interface. As the diffusivity of Ag ${\rightarrow}$ Cu is faster than Cu ${\rightarrow}$ Ag, a lot of (Cu, Ag) alloy layers were observed at the Cu layer than Ag. These alloy layers contributed to increase the Cu-Ag bonding strength and its reliability. 본 연구는 고밀도 미세회로 형성 및 원가절감에 유리한 페이스트의 인쇄/건조, 프리프레그 관통 및 적층 공법을 이용한 $B^2it$ 공법을 이용하여 FMC 기판을 제조한 후 열적 스트레스에 대한 범프의 계면반응 연구를 수행하였다. 열적 스트레스에 대한 Ag 범프의 접합 신뢰성을 조사하기 위해 열충격시험, 열응력시험을 수행한 후 전기적 특성 및 단면분석을 통해 균열발생 여부를 조사하였다. 또한 Ag 범프와 Cu 랜드의 접합계면에 대한 계면반응 특성을 분석하기 위해 주사전자현미경(SEM), 에너지분산스펙트럼(EDS) 및 FIB분석을 수행하여 계면에서 발생되는 확산반응을 분석하였다. 이러한 결과를 바탕으로 열적 스트레스에 대한 Ag 페이스트 범프/Cu 랜드 접합계면에서 계면반응에 의해 형성된 Ag-Cu 합금층을 확인할 수 있었다. 이러한 합금층은 Cu ${\rightarrow}$ Ag 보다, Ag ${\rightarrow}$ Cu 로의 확산속도가 빠르기 때문에, Cu층에서의 (Ag, Cu) 합금층이 보다 많이 관찰되었으며, 합금층이 Ag범프의 계면 접합력 향상에 기여하는 것을 알 수 있었다.
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LP-MOCVD 방법으로 성장한 InGa As/GaAs의 DCXD에 의한 조성과 임계두께에 관한 연구
정양준,차상석,임기영 木浦大學校 基礎科學硏究所 1994 基礎科學硏究誌 Vol.12 No.-
We have grown InGaAs single layers on GaAs by LP-MOCVD(Low Pressure Metal-Organic Chemical Vapor Deposition) method. We have investigated the lattice constants, strain relaxation, and critical layer thickness of a ?? layer by double crystal x-ray diffraction. The correlation between the In composition in epitaxial ?? and In gas composition was determined by rocking curve analyses. The critical layer thickness and In composition were determined to be 600Å for 0.115 and 400 Å for 0.183, respectively, assuming that the In gas compositions are 0.150 and 0.243. Beyond the critical layer thickness the transition from the strained to the relaxed state occurs more rapidly as the thickness increases.
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PoP용 패시브 소자 임베디드 기판의 warpage 감소를 위한 파라메타 설계에 관한 연구
조승현,김도한,오영진,이종태,차상석,Cho, Seunghyun,Kim, Dohan,Oh, Youngjin,Lee, Jongtae,Cha, Sangsuk 한국마이크로전자및패키징학회 2015 마이크로전자 및 패키징학회지 Vol.22 No.1
In this paper, numerical analysis by finite element method and parameter design by the Taguchi method were used to reduce warpage of a two passive components embedded double side substrate for PoP(Package on Package). The effect of thickness of circuit layers (L1, L2) and thickness of solder resist (SR_top, SR_BTM) were analyzed with 4 variations and 3 levels(minimum, average and maximum thickness) to find optimized thickness conditions. Also, paste effect of solder resist on unit area of top surface was analyzed. Finally, experiments was carried out to prove numerical analysis and the Taguchi method. Based on the numerical and experimental results, it was known that circuit layer in ball side of substrate was the most severe determining deviation for reducing warpage. Buried circuit layer in chip side, solder resist and were insignificant effects on warpage relatively. However, warpage decreased as circuit layer in ball side thickness increased but effect of solder resist and circuit layer in chip side thickness were conversely. 본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기 위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트 두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한 파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.
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