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슬롯 결합 마이크로스트립라인-도파관 천이기의 등가 회로 모델링
김원호,신종우,김정필,Kim Won-Ho,Shin Jong-Woo,Kim Jeong-Phill 한국전자파학회 2004 한국전자파학회논문지 Vol.15 No.10
슬롯 결한 마이크로스트립라인-도파관 천이기에 대해 간략하지만 정확한 등가 회로 모델을 추출하기 위한 해석 방법을 제안한다. 이 등가회로는 이상적 변압기, 마이크로스트립 개방 스터브, 그리고 슬롯 중심에서 도파관 쪽과 급전선 쪽 반평면으로 바라보는 각각의 어드미턴스들로 구성된다. 관련된 회로 변수 값들은 가역 정리 (Reciprocity theorem), 푸리에 변환과 푸리에 급수(Fourier transform and series), 복소 전력 개념(Complex power concept), 파스발 정리(Parceval's theorem), 그리고 스펙트럼 영역 이미턴스 접근법(Spectral-domain immittance approach)에 의해 계산된다. 계산된 산란계수 값을 측정된 값과 비교하였으며 이들 사이의 상당한 일치도는 제안된 등가회로 모델의 간편성과 정확성을 뒷받침한다. An analysis method of slot-coupled microstripline to waveguide transition is presented to developed a simple but accurate equivalent circuit model. The equivalent circuit consists of an ideal transformer, microstrip open stub, and admittance elements looking into a waveguide and a half space of feed side from a slot center. The related circuit element values are calculated by applying the reciprocity theorem, the Fourier transform and series representation, the complex power concept, and the spectral-domain immittance approach. The computed scattering parameters are compared with the measured, and good agreement validates the simplicity and accuracy of the proposed equivalent circuit model.
FPGA 기반의 고속 멀티미디어 데이터 재조합 프로세서 설계 및 구현
김원호,Kim, Won-Ho 한국융합신호처리학회 2008 융합신호처리학회 논문지 (JISPS) Vol.9 No.3
본 논문은 양방향 위성 멀티미디어 통신시스템의 멀티미디어 STB (Multimedia Set-Top-Box)을 위한 하드웨어 기반의 고속 멀티미디어데이터 재조합 프로세서 설계 및 구현에 관한 것이다. 기존의 위성 멀티미디어 STB에서는 수신된 멀티미디어 데이터 재조합 기능을 STB의 CPU 소프트웨어 기반으로 처리하였다. 광대역 멀티미디어 서비스가 증대됨에 따라 STB의 CPU 부하가 증대되어 수신되는 멀티미디어 데이터 재조합 처리 성능이 제한되는 현상이 발생한다. 이러한 문제점을 해결하여 다양한 광대역 멀티미디어 서비스를 원활하게 처리할 수 있는 하드웨어 기반의 고속 멀티미디어 데이터 재조합 프로세서를 제안하였다. 구현된 멀티미디어 데이터 재조합 프로세서는 상용 FPGA, PCI 인터페이스 칩, 램 메모리 등으로 구현되었으며 위성 멀티미디어 시스템의 멀티미디어 STB에 실장하여 기능과 성능을 검증하였다. 제시된 요구기능을 모두 만족하였으며 최대 116 Mbps 처리 성능과 실용성을 확인하였다. This paper describes hardware-based high speed multimedia data reassembly processor for remote multimedia Set-Top-Box(MSTB) of interactive satellite multimedia communication system. The conventional multimedia data reassembly scheme is based on software processing of MSTB. As increasing of transmission rate for multimedia data services, the CPU load of remote MSTB is increased and reassembly performance of MSTB is limited. To provide high speed multimedia data service to end user, we proposed hardware based high speed multimedia data reassembly processor. It is implemented by using an FPGA, a PCI interface chip, and RAMs. And it is integrated in MSTB and tested. It has been confirmed to meet required all functions and processing rate up to 116Mbps.
위성 멀티미디어 시스템을 위한 랜덤 지연지터에 강인한 기준 클럭 복원
김원호,Kim Won-Ho 한국융합신호처리학회 2005 융합신호처리학회 논문지 (JISPS) Vol.6 No.2
본 논문은 DVB-RCS 규격과 폐루프 버스트 동기 제어 방식을 적용한 양방향 위성 멀티미디어 시스템의 망동기 기준클럭 복원을 위한 정밀한 복원방식을 제안한다. 이러한 시스템의 단말은 TDMA 리턴링크 통신을 위한 기준클럭을 MPEG-2 규격에 정의된 PCR (Program Clock Reference)을 중심국에서 방송하고 단말은 이를 복원하여 사용한다. PCR은 중심국에서 시스템 클럭 (27MHz $\pm$ 30ppm)을 주기적으로 샘플링 하여 각 단말로 방송하는데 단말에서 수신되는 PCR값은 위성을 포함한 전송경로에서 발생되는 가변적인 전달 지연시간 변동으로 인한 오차 때문에 일반적인 디지털 PLL(DPLL) 방식에 의해서는 복원된 기준클럭의 주파수와 중심국의 기준클럭 주파수간의 동기를 주어진 범위 이내로 정확하게 유지하기가 힘들다. 본 논문에서는 수신되는 PCR 패킷의 랜덤한 전달지연시간 번동으로 인해 발생되는 기준클럭의 복원오차를 줄일 수 있는 방식을 제시하고 시뮬레이션을 통하여 성능을 평가하였다. 제안한 방식은 일반적인 DPLL방식에 비해 기준클럭의 복원오차가 1/5로 현저하게 감소되는 성능을 보여 주었다. This paper presents an accurate recovery method of the reference clock which is needed for network synchronization in two-way satellite multimedia systems compliant with DVB-RCS specification and which use closed loop method for burst synchronization. In these systems, the remote station transmits TDMA burst via return link. For burst synchronization, it obtains reference clock from program clock reference (PCR) defined by MPEG-2 system specification. The PCR is generated periodically at the hub system by sampling system clock which runs at 27MHz $\pm$ 30ppm. Since the reference clock is recovered by means of digital PLL(DPLL) using imprecise PCR values due to variable random jitter, the recovered clock frequency of remote station doesn't exactly match reference clock of hub station. We propose a robust recovery method of reference clock against random delay jitter The simulation results show that the recovery error is remarkably decreased from 5 clocks to 1 clock of 27MHz relative to the general DPLL recovery method.