신선 고환조직 정자와 냉동보존-융해 고환조직 정자를 이용한 난자세포질내 정자주입술 결과의 비교 연구

최영식,최영민,김수웅,백재승,지병철,구승엽,서창석,김석현,김정구,문신용,Choi, Young-Sik,Choi, Young-Min,Kim, Soo-Woong,Paick, Jae-Seung,Jee, Byung-Chul,Ku, Seung-Yup,Suh, Chang-Suk,Kim, Seok-Hyun,Kim, Jung-Gu,Moon, Shin-Yong 대한생식의학회 2008 Clinical and Experimental Reproductive Medicine Vol.35 No.2

목 적: 무정자증 불임부부에서 신선 (fresh) 고환정자 (testicular spermatozoa)와 냉동보존-융해(cryopreserved-thawed) 고환정자를 사용한 난자세포질내 정자주입술 (intracytoplasmic sperm injection, ICSI)의 결과를 비교하고자 하였다. 연구방법: 신선 고환정자 및 냉동보존-융해 고환정자를 사용하여 ICSI 시술을 시행하기로 계획된 총 109주기 (66명)를 대상으로 하였고 신선 고환정자를 사용하기로 계획한 군 (신선 고환정자군, fresh group)에는 92주기 (61명)이 포함되었고 냉동보존-융해 고환정자를 사용하기로 계획한 군 (냉동보존-융해 고환정자군, cryopreserved-thawed group)에는 17주기 (13명)가 포함되었다. 양 군간에 수정률, 착상률, 임신률, 유산률 등 ICSI 시술의 결과들을 비교하였고 통계학적 분석은 Mann-Whitney U 검정 및 Fisher의 정확한 검정을 적절하게 사용하였다. 결 과: 신선 고환정자를 사용하여 ICSI 시술을 시행하기로 계획된 총 92주기 중 9주기에서 고환정자를 추출할 수 없어 시술 주기가 취소되었다. 냉동보존-융해 고환정자군과 비교하여 신선 고환정자군에서 수정률이 높은 경향을 보였고 ($58.0{\pm}27.8%$ vs. $45.9{\pm}25.0%$, p=0.076) 양질의 배아 수는 통계적으로 유의하게 높았다 ($0.9{\pm}1.2$ vs. $0.2{\pm}0.5$, p=0.002). 그러나 임상적 임신율, 착상률, 유산율은 양 군간에 통계적으로 유의한 차이가 없었다. 결 론: ICSI 시술을 위하여 냉동보존-융해 고환정자를 사용하는 경우 수정률 및 배아의 질이 감소하지만 임신율, 착상률, 유산율에는 영향을 미치지 않는 것으로 사료된다. 또한, ICSI 시술이전에 고환정자를 확보하고 냉동보존-융해 고환정자를 사용한다면 난자채취 당일 정자를 확보하지 못하여 주기를 취소하는 경우나 여성배우자의 불필요한 과배란유도를 줄일 수 있으며 반복적인 고환정자추출술로 인한 고환기능의 손상을 줄일 수 있는 유용한 방법으로 사료된다. Objective: To compare the outcomes of intracytoplasmic sperm injection (ICSI) with fresh and cryopreserved-thawed testicular spermatozoa in patients with azoospermia. Methods: One hundred and nine cycles (66 couples) where ICSI was planned with fresh or cryopreserved-thawed testicular spermatozoa were included in this study; Ninety two cycles (61 couples) with fresh testicular spermatozoa (fresh group) and seventeen cycles (13 couples) with cryopreserved-thawed testicular spermatozoa (cryopreserved-thawed group). We compared ICSI outcomes such as fertilization rate, implantation rate, pregnancy rate and miscarriage rate, which were statistically analyzed using Mann-Whitney U test or Fisher's exact test, where appropriate. Results: In 9 out of the 92 cycles where ICSI was planned with fresh testicular spermatozoa, testicular spermatozoa could not be retrieved. Fertilization rate tended to be higher in the fresh group than in the cryopreserved-thawed group ($58.0{\pm}27.8%$ vs. $45.9{\pm}25.0%$, p=0.076). The number of high quality embryos was significantly higher in the fresh group ($0.9{\pm}1.2$ vs. $0.2{\pm}0.5$, p=0.002). However, there were no significant differences in clinical pregnancy rate, implantation rate and miscarriage rate between the two groups. Conclusion: The results of this study suggest that although the use of cryopreserved-thawed testicular sperm for ICSI in patients with azoospermia may reduce fertilization capacity and embryo quality, it may not affect pregnancy rate, implantation rate and miscarriage rate. If testicular sperm can be obtained before ICSI procedure, the use of cryopreserved-thawed testicular sperm may also avoid unnecessary controlled ovarian hyperstimulation and cancellation of oocyte retrieval when spermatozoa cannot be retrieved as well as damage on testicular function by repeated TESE.

낮은 잡음 특성을 가지기 위해 이중 루프의 구조를 가지는 위상고정루프 구현

최영식,안성진,Choi, Young-Shig,Ahn, Sung-Jin 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.4

본 논문에서는 기존의 위상 고정 루프를 병렬 형태로 이중 루프를 구성하였다. 두 개의 루프를 통해서 전달 특성에 따라 원하는 크기의 대역폭을 만든다. 대역 폭의 형태는 동작하는 주파수 대역에서 잡음을 최소화 할 수 있는 위상 고정 루프를 설계하였다. 제안한 위상고정루프는 두 가지 필터를 제어하기 위하여 두 개의 기울기 값을 가지는 전압제어 발진기를 사용하였다. 또한 정확한 위상 고정을 위하여 위상 고정 상태 표시기를 사용하였다. 전체적인 위상 고정 루프가 안정적인 동작하기 위하여 각 각의 루프가 각각 $58.2^{\circ}$, $49.4^{\circ}$의 위상 여유를 가지고 있으며 두 개의 루프를 합쳤을 때에도 $45^{\circ}$이상의 안정적인 위상 여유를 가지는 것을 확인 할 수 있다. 제안된 위상 고정 루프는 1.8V 0.18um CMOS 공정을 이용하여 설계 되었다. 시뮬레이션 결과는 이중 루프를 가지고 위상고정루프의 구조가 원하는 출력 주파수를 생성하며 안정적으로 동작하는 것을 보여 주었다. In this paper, a phase locked loop structure with parallel dual loop which have a different bandwidth has been proposed. The bandwidths depending on transfer functions are obtained through dual loops. Two different bandwidths of each loop are used to suppress noise on the operating frequency range. The proposed phase locked loop has two different voltage controlled oscillator gains to control two different wide and narrow loop filters. Furthermore, it has the locking status indicator to achieve an accurate locking condition. The phase margin of $58.2^{\circ}$ for wide loop and $49.4^{\circ}$ for narrow loop is designed for stable operation and the phase margin of $45^{\circ}$ is maintained during both loops work together. It has been designed with a 1.8V 0.18um complementary metal oxide semiconductor (CMOS) process. The simulation results show that the proposed phase locked loop works stably and generates a target frequency.

Locking 상태 표시기를 이용한 저잡음 고속 위상고정 루프

최영식,한대현,Choi Young-Shig,Han Dae-Hyun 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.3

본 논문은 locking 상태에 따라서 루프대역폭이 변화하는 Phase Locked Loop (PLL)의 구조를 제안하였다. 제안한 PLL은 기본적인 PLL 블록과 NOR Gate, Inverter, Capacitor, 그리고 Schmitt trigger로 이루어진 Locking Status Indicator(LSI) 블록으로 구성되었다. LSI는 Loop Fille.(LF)에 공급되는 전류와 저항 값을 locking 상태에 따라 변화시켜서 unlock이 되면 넓은 루프대역폭 가지는 PLL로, lock이 되면 좁은 루프대역폭을 가지는 PLL로 동작하도록 한다. 이러한 구조의 PLL은 짧은 locking 시간과 저 잡음의 특성을 동시에 만족시킬 수 있다. 제안된 PLL은 Hynix CMOS $0.35{\mu}m$ 공정으로 Hspice 시뮬레이션 하였으며 40us의 짧은 locking 시간과 -76.1dBc 크기의 spur를 가진다. This paper presents a new structure of Phase Locked Loop(PLL) which changes its loop bandwidth according to the locking status. The proposed PLL consists of a conventional PLL and, Locking Status Indicator(LSI). The LSI decides the operating bandwidth of loop filler. When the PLL becomes out of lock, the PLL increases the loop bandwidth and achieves fast locking. When the PLL becomes in-lock, this PLL decreases the loop bandwidth and minimizes phase noise output. The PLL can achieve fast locking and low phase noise output at the same time. Proposed PLL's locking time is less than $40{\mu}s$ and spur is 76.1dBc. It is simulated by HSPICE in a Hynix CMOS $0.35{\mu}m$ Process.

아연 - 니켈의 합금도금 기구에 관한 연구

최영식,두석광,손헌준,강탁 ( Yong Sik Choi,Seok Gwang Doo,Hun Joon Sohn,Tak Kang ) 한국부식방식학회 1990 Corrosion Science and Technology Vol.19 No.1

황 함유 석탄회 콘크리트 몰탈에서의 강관의 부식

최영식,강탁 ( Young Sik Choi,Tak Kang ) 한국부식방식학회 1994 Corrosion Science and Technology Vol.23 No.1

Cain-boosting 전하펌프를 이용한 저잡음 위상고정루프

최영식,한대현,Choi Young-Shig,Han Dae-Hyun 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.2

In this paper, a gain-boosting charge pump(CP) and a latch type voltage controlled oscillato.(VCO) with voltage controlled resistor(VCR) were proposed. The gain-boosting CP achieves good .current matching of less than 11$mu$V voltage difference between 43$mu$V and 32$mu$V in its output range from 0.8V to 2.3V. The VCO with VCR shows good linear characteristics over the range from 1V to 3V. The fabricated VCO exhibits -108dBc/Hz phase noise at a 100kHz and is comparable to that of the integrated LC-tank oscillator. The phase locked loop(PLL) with new circuits was simulated in a 0.35$mu$m CMOS process and showed 150$mu$s locking time. 본 논문에서는 gain-boosting 회로를 이용하여 전류 미스매치를 줄일 수 있는 전하펌프와 전압제어 저항기를 사용하여 선형성이 우수한 래치 구조의 전압제어발생기를 제안하여 위상고정루프를 설계하였다. Cain-boosting 전하펌프를 사용한 위상고정루프는 루프필터 출력 전압 구간에서 11$mu$V(최대 43$mu$V, 최소 32$mu$V)의 전압 흔들림 차이를 나타내었다. 전압제어저항기를 이용한 전압제어발진기는 입력전압 동작 구간에서 우수한 선형성을 나타내었다. 또한 제작된 전압제어발진기의 위상 잡음 특성은 -1084Bc/Hz(a)100kHz이며 CMOS 공정으로 만들어진 LC 전압제어발진기와 비슷한 성능을 가진다. 0.35$mu$m CMOS 공정으로 시뮬레이션 하였으며 록킹 시간은 150$mu$s이다.

강원지역에서의 첩포시험 성적

최영식,방동식 ( Young Sik Choi,Dong Sik Bang ) 대한피부과학회 1990 대한피부과학회지 Vol.28 No.5

래치구조의 드라이브 증폭단을 이용한 2단 전력 증폭기

최영식,최혁환,Choi Young-Shig,Choi Heyk-Hwan 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.2

본 논문에서는 블루투스 Class-1에 응용 가능한 중심주파수 2.4CHz의 2단 Class E 전력 증폭기를 설계하였다. 전력 증폭기는 고효율 특성을 위해 소프트-스위칭을 하는 Class E로 설계하였다. 증폭기 가 포함된 래치-구조의 구동증폭기는 다음단의 전력 증폭기를 소프트-스위칭 모드로 동작시키기 위해 빠른 상승시간과 하강시간의 출력신호를 만든다. 이 구조는 전력 증폭기의 효율특성을 개선시킨다. 제안한 전력 증폭기는 65.8$\%$의 전력부가효율, 20dBm의 출력전력과 20dB의 전력이득을 나타낸다. In this paper we have designed a two-stage Class I power amplifier operated at 2.4CHz for Class-1 Bluetooth application. The power amplifier employs class-I topology to exploit its soft-switching property for high efficiency. The latch-structured pre-amplifier with amplifiers makes its output signal as sharp as possible for soft switching of the next power amplifier. It improves the overall efficiency of the proposed power amplifier. It shows 65.8$\%$ PAE, 20dB power gain and 20dBm output power.

두 개의 입력을 가진 VCO를 이용하여 루프필터와 스퍼 크기를 줄인 위상고정루프

최영식,문대현,Choi, Young-Shig,Moon, Dae-Hyun 한국정보통신학회 2018 한국정보통신학회논문지 Vol.22 No.8

본 논문에서는 위상고정 상태에 따라 활성화 되는 루프가 다르게 설정하고, 두 개의 입력을 가지는 전압제어발진기를 사용하여 스퍼를 억제함과 동시에 루프필터의 크기를 줄이는 위상고정루프를 제안하였다. 동작 상태에 따른 안정도 분석을 통하여 위상고정 후에는 위상고정루프가 안정적으로 동작되게 설계하였다. 일반적으로 루프 필터의 커패시터는 위상고정루프에서 큰 면적을 차지한다. 두 개의 전하펌프에 의한 동시 충 방전 동작을 통해 커패시터의 유효커패시턴스를 증가시켜 루프필터 크기를 줄일 수 있으며, 서로 반대 위상으로 동작하는 두 개의 신호를 입력으로 가지는 전압제어발진기로 스퍼의 크기를 억제할 수 있었다. 위상고정 상태를 알려주는 LSI(Locking Status Indicator)를 사용하여 위상고정 시간은 $80{\mu}s$가 되도록 하였다. 제안된 위상고정루프는 1.8V의 공급전압과 $0.18{\mu}m$ CMOS공정을 사용하여 설계하였다. In this paper, a novel PLL has been proposed that reduces the size of the loop filter while suppressing spur by using a VCO with two inputs. Through the stability analysis according to the operating status, the PLL is designed to operate stably after the phase fixing. The capacitor of loop filter usually occupies larger area of PLL. It is a VCO that can reduce the size of the loop filter by increasing the effective capacitance of the capacitor through the simultaneous charge and discharge operation by two charge pumps and has two signals operating in opposite phases. The settling time of set to $80{\mu}s$ approximately by using a LSI(Locking Status Indicator) indicating the phase locking status. The proposed PLL is designed using a supply voltage of 1.8V and a $0.18{\mu}m$ CMOS process.

추가적인 부궤환 루프를 가지는 연속 미세 조절 위상 고정루프

최영식,Choi, Young-Shig 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.4

A continuous fine-tuning phase locked loop with an additional negative feedback loop has been proposed. When the phase locked loop is out-of-lock, the phase locked loop has a fast locking characteristic using the continuous band-selection loop. When the phase locked loop is near in-lock, the bandwidth is narrowed with the fine loop. The additional negative feedback loop consists of a voltage controlled oscillator, a frequency voltage converter and its internal loop filter. It serves a negative feedback function to the main phase locked loop, and improves the phase noise characteristics and the stability of the proposed phase locked loop. The additional negative feedback loop makes the continuous fine-tuning loop work stably without any voltage fluctuation in the loop filter. Measurement results of the fabricated phase locked loop in $0.18{\mu}m$ CMOS process show that the phase noise is -109.6dBc/Hz at 2MHz offset from 742.8MHz carrier frequency. 추가적인 부궤환 루프를 가지는 연속 미세 조절 위상 고정루프를 소개하였다. 위상고정루프가 위상이 고정되지 않았을 때 위상고정루프는 연속적인 밴드 선택 루프를 통하여 빠르게 위상을 고정시키는 특성을 가지고 있다. 위상고정루프가 고정 상태에 다다랐을 때 밴드 폭은 미세한 루프를 통해서 좁아진다. 추가적인 부궤환 루프는 안정성과 위상여유 성능을 향상시킨다. 0.18um CMOS 공정으로 제작한 위상고정루프의 결과 측정은 위상 잡음이 742.8MHz 캐리어 주파수로부터 2MHz 오프셋 주파수에서 -109.6dBc/Hz을 보여준다.