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4-PAM signaling을 이용한 high speed serial link transmitter
정지경(Jikyung Jeong),이정준(Jeongjun Lee),범진욱(Jinwook Burm),정영한(Younghan Jeong) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.11
본 논문은 multi-level signaling을 이용한 high speed serial link transmitter에 관하여 제안하였다. High speed serial link에서 수 Gb/s를 달성하기 위해 4-pulse amplitude modulation (PAM) 을 사용하였다. 4-PAM은 4개의 level로 한 symbol time에 2 bit data를 전송함으로써 binary signaling보다 2배 빠른 data 전송이 가능해졌다. 제안된 4-PAM transmitter는 전압 output 대신 전류 output을 생성하며 이로 인해 driver의 switching time이 빨라져서 더 높은 속도의 transmitter를 구현할 수 있었다. 2?-1 pseudo-random bit sequence (PRBS) 생성기는 built-in self test (BIST)를 하기 위해 on-chip으로 설계되었다. 본 연구는 동부 하이텍 0.18 ?μm CMOS 공정을 통하여 설계되었으며 1.8 V supply voltage에서 eye 크기가 160 ㎷ 이고 최대 동작 속도는 8 Gb/s이다. 칩 전체 면적은 0.7 × 0.6 ㎟이며 전력 소모는 98 ㎽이다. A high speed serial link transmitter using multi-level signaling is proposed. To achieve high data rate in high speed serial link, 4-pulse amplitude modulation (PAM) is used. By transmitting 2 bit data in each symbol time, high speed data transmission, two times than binary signaling, is achieved. The transmitter transmits current-mode output instead of voltage-mode output. Current-mode output is much faster than voltage-mode output, so higher data transmission is available by increasing switching speed of driver. 2?-1 pseudo-random bit sequence (PRBS) generator is contained to perform built-in self test (BIST). The 4-PAM transmitter is designed in Dongbu HiTek 0.18 μm CMOS technology and achieves 8 Gb/s, 160 ㎷ of eye height with 1.8 V supply voltage. The transmitter consumes only 98 ㎽ for 8 Gb/s transmission.
Current Mode Signaling 방법을 이용한 $0.18{\mu}m$ CMOS 3.2-Gb/s 4-PAM Serial Link Receiver
이정준,정지경,범진욱,정영한,Lee, Jeong-Jun,Jeong, Ji-Kyung,Burm, Jin-Wook,Jeong, Young-Han 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.10
본 논문은 $0.18{\mu}m$ CMOS 공정을 이용하여 3.2 Gb/s serial link receiver를 설계하였다. High-speed links의 performance를 제한하는 가장 큰 요소는 transmission channel bandwidth, timing uncertainty가 있다. 이러한 문제점을 해결하기 위한 방법으로 multi-level signaling(4-PAM)을 이용하였다. 추가적으로 전송속도를 높이고 BER를 낮추기 위한 방법으로 current-mode amplifier, CML sampling latch를 사용하였다. 4-PAM receiver의 최대 데이터 전송속도는 3.2 Gb/s이다. BER은 $1.0{\times}10^{-12}$ 이하이며 chip size는 $0.5\;{\times}\;0.6\;mm^2$이고 1.8 V supply voltage에서 49mA current를 소모한다. The design of a 3.2 Gb/s serial link receiver in $0.18{\mu}m$ CMOS process is presented. The major factors limiting the performance of high-speed links are transmission channel bandwidth, timing uncertainty. The design uses a multi-level signaling(4-PAM) to overcome these problems. Moreover, to increase data bit-rate and lower BER, we designed this circuit by using a current mode amplifier, Current-mode Logic(CML) sampling latches. The 4-PAM receiver achieves 3.2 Gb/s and BER is less than $1.0\;{\times}\;10^{-12}$. The $0.5\;{\times}\;0.6\;mm^2$ chip consumes 49 mA at 3.2 Gb/s from a 1.8-V supply.