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고속 interconnection을 위한 NIBI 선로 부호
고재찬,이범철,김봉수,최은창,Koh, Jae-Chan,Lee, Bhum-Cheol,Kim, Bong-Soo,Choi, Eun-Chang 대한전자공학회 2001 電子工學會論文誌-TC (Telecommunications) Vol.38 No.8
본 논문에서는 전송 분야 뿐만 아니라 interconnection 분야에서 사용할 수 있는 새로운 선로 부호를 제안한다. 제안된 선로 부호는 1 비트의 잉여(redundancy) 비트를 사용하면서도 선로 부호가 갖는 기본적인 특징을 보장하며, interconnection 분야에서 필요한 byte 또는 frame 동기를 위한 직렬 동기 패턴 제공, 특수 문자 또는 in-band signaling을 제공한다. 8비트 이상의 병렬 데이터를 부호화 하거나 직렬 비트 스트림(steam)으로 전송하기 쉽게 하여 주는 제안된 NIBI 부호 생성 알고리즘, 복호 알고리즘 및 부호 성능에 대해서 기술한다. This paper describes new line code algorithm, called NIDI(Nibble Inversion mock Inversion) which is well suited for interconnection and transmission technology, The proposed line code which includes only one redundancy bit serves primary features of line code and synchronization patterns for byte or frame synchronization in interconnection, Also, this line code provides in-band signals and speciaI characters.
FPGA를 고속으로 동작시키기 위한 지연시간 최적화 알고리듬
최익성,이정희,이범철,김남우,Choi, Ick-Sung,Lee, Jeong-Hee,Lee, Bhum-Cheol,Kim, Nam-U 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.7
본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. FPGA는 현장에서 직접 제작이 가능하고 제작 시간이 짧으며 제작 비용이 저렴하므로 초기 prototype 시스템의 제작에 자주 사용되고 있으나, ASIC 칩에 비해 지연시간이 크고 집적도가 떨어지는 단점이 있다. 제안된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기준 알고리듬에 비해 지연시간이 평균 19.1% 감소된 회로를 생성함을 보였다. We propose a logic synthesis algorithm for the design of FPGAs operating at high speed. FPGA is a novel technology that provides programmability in the field. Because of short turnaround time and low manufacturing cost, FPGA has been noticed as an ideal device for system prototyping. Despite these merits, FPGA has drawbacks, namely low integration and long delay time comparing to ASIC. The proposed algorithm partitions a given circuit into subcircuits utilizing a kernel divisor such that the subcircuits can be performed at the same time, hence reducing the delay of the circuit. Experimental results on the MCNC benchmark show that the proposed algorithm is effective by generating circuits having 19.1% les delay on average, when compared to the FlowMap algorithm.