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- 저자 : 윤세레나 (검색결과 6 건)
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양자 현상을 고려한 나노미터 스케일 MuGFETs의 C-V 특성
윤세레나(Se Re Na Yun),유종근(Chong Gun Yu ),박종태(Jong Tae Park) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.11
본 연구에서는 양자 현상을 고려한 나노미터 MuGFET의 C-V 특성을 분석하기 위하여 2차원 Poisson-Schrodinger 방정식을 self-consistent하게 풀 수 있는 시뮬레이터를 구현하였다. 소자 시뮬레이터를 이용하여 양자 현상으로 인한 소자크기와 게이트 구조에 따른 게이트-채널 커패시턴스 특성을 분석하였다. 소자의 크기가 감소할수록 단위 면적당 게이트-채널 커패시턴스는 증가하였다. 그리고 게이트 구조가 다른 소자에서는 게이트-채널 커패시턴스가 유효게이트 수가 증가할수록 감소하였다. 이런 결과를 실리콘 표면의 전자농도 분포와 인버전 커패시턴스로 설명하였다. 또한 인버전 커패시턴스로부터 소자의 크기 및 게이트 구조에 따른 inversion-layer centroid 길이도 계산하였다. In this work, a two dimensional, self-consistent Poisson-Schrodinger solver has been implemented to study C-V characteristics in nanometer scale MuGFETs with considering quantum effects. The quantum-mechanical effects on gate-channel capacitance for different device dimension and gate configurations of nanometer scale MuGFETs have been analyzed. It has been found that the gate-channel capacitance per unit gate area is increased as the device dimension decreases. For different gate configurations, the gate-channel capacitance is decreased with increase of effective gate number. Those results have been explained by the distribution profile of electron concentration in the silicon surface and inversion capacitance. The length of inversion-layer centroid has been calculated from inversion capacitance with device dimension and gate configurations.
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DC 및 AC 스트레스에서Lateral DMOS 트랜지스터의 소자열화
이인경,윤세레나,유종근,박종태 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.2
This paper presents the experimental findings on the different degradation mechanism which depends on the gate oxide thickness in lateral DMOS transistors. For thin oxide devices, the generation of interface states in the channel region and the trapped holes in the drift region is found to be the causes of the device degradation. For thick devices, the generation of interface states in the channel region is found to be the causes of the device degradation. We confirmed the different degradation mechanism using device simulation. From the comparison of device degradation under DC and AC stress, it is found that the device degradation is more significant under DC stress than one under AC stress. The device degradation under AC stress is more significant in high frequency. Therefore the hot carrier induced degradation should be more carefully considered in the design of RF LDMOS transistors and circuit design. 본 연구에서는 Lateral DMOS 소자열화 메카니즘이 게이트 산화층의 두께에 따라 다른 것을 측정을 통하여 알 수 있었다. 얇은 산화층 소자는 채널에 생성되는 계면상태와 drift 영역에 포획되는 홀에 의하여 소자가 열화 되고 두꺼운 산화층 소자에서는 채널 영역의 계면상태 생성에 의해서 소자가 열화 되는 것으로 알 수 있었다. 그리고 소자 시뮬레이션을 통하여 다른 열화 메카니즘을 입증할 수 있었다. DC 스트레스에서의 소자 열화와 AC 스트레스에서 소자열화의 비교로부터 AC스트레스에서 소자열화가 적게 되었으며 게이트 펄스의 주파수가 증가할수록 소자열화가 심함을 알 수 있었다. 그 결과로부터 RF LDMOS 에서는 소자열화가 소자설계 및 회로설계에 중요한 변수로 작용할 수 있음을 알 수 있었다.
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Growld Plane SOI MOSFET의 단채널 현상 개선
장성준,윤세레나,유종근,박종태,Jean-Pierre Colinge 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.4
매몰 산화층 밑의 실리콘 기판에 자기정렬 방법으로 ground plane 전극을 만든 SOI MOSFET의 단채널 현상과 Punchthrough 특성을 측정·분석하였다. 채널 길이가 $0.2{\mu}m$ 이하의 소자에서는 GP-SOI 소자가 FD-SOI 소자보다 채널 길이에 따른 문턱전압 저하 및 subthreshold swing이 작고 DIBL 현상이 크게 개선됨을 알 수 있었다. 기판전압에 따른 문턱전압 특성으로부터 GP-SOI 소자의 body factor가 FD-SOI 소자보다 큰 것을 알 수 있었다. 그리고 punchthrough 전압 특성으로부터 GP-SOI 소자의 punchthrough 전압이 FD-SOI 소자보다 큰 것을 알 수 있었다. This paper reports the measurement and analysis of the short channel effects and the punchthrough voltage of SOI-MOSFET with a self-aligned ground plane electrode in the silicon mechanical substrate underneath the buried oxide. When the channel length is reduced below 0.2${\mu}{\textrm}{m}$ it is observed that the threshold voltage roll-off and the subthreshold swing with channel length are reduced and DIBL is improved more significantly in GP-SOI devices than FD-SOI devices. It is also observed from the dependence of threshold voltage with substrate biases that the body factor is a higher in GP-SOI devices than FD-SOI devices. From the measurement results of punchthrough voltage, GP-SOI devices show the higher punchthrough voltages than FD-SOI devices
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나노 스케일 MuGFET의 소자 구조 최적화에 관한 연구
이치우,유종근,박종태,윤세레나 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.4
This paper describes the short-channel effect(SCE), corner effect of nano-scale MuGFETs(Multiple-Gate FETs) by three-dimensional simulation. We can extract the equivalent gate number of MuGFETs(Double-gate=2, Tri-gate=3, Pi-gate=3.14, Omega-gate=3.4, GAA=4) by threshold voltage model. Using the extracted gate number(n) we can calculate the natural length for each gate devices. We established a scaling theory for MuGFETs, which gives a optimization to avoid short channel effects for the device structure(silicon thickness, gate oxide thickness). It is observed that the corner effects decrease with the reduction of doping concentration and gate oxide thickness when the radius of curvature is larger than 17 % of the channel width. 본 연구에서는 나노 스케일 MuGFET(Multiple-Gate FETs)의 단채널 효과와 corner effect를 3차원 시뮬레이션을 통하여 분석하였다. 문턱전압 모델을 이용하여 게이트 숫자(Double-gate=2, Tri-gate=3, Pi-gate=3.14, Omega-gate=3.4, GAA=4)를 구하였으며 추출된 게이트 숫자를 이용하여 각각의 소자 구조에 맞는 natural length(λ)값을 얻을 수 있었다. Natural length를 통하여 MuGFET의 단채널 효과를 피할 수 있는 최적의 소자 구조(실리콘 두께, 게이트 산화막의 두께 등)를 제시 하였다. 이러한 corner effect를 억제하기 위해서는 채널 불순물의 농도를 낮게 하고, 게이트 산화막의 두께를 얇게 하며, 코너 부분을 약 17 %이상 라운딩을 해야 한다는 것을 알 수 있었다.
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Ground Plane SOI MOSFET의 단채널 현상 개선
장성준,유종근,박종태,윤세레나,Jean-Pierre Colinge 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.04
This paper reports the measurement and analysis of the short channel effects and the punchthrough voltage of SOI-MOSFET with a self-aligned ground plane electrode in the silicon mechanical substrate underneath the buried oxide. When the channel length is reduced below 0.2um, it is observed that the threshold voltage roll-off and the subthreshold swing with channel length are reduced and DIBL is improved more significantly in GP-SOI devices than FD-SOI devices. It is also observed from the dependence of threshold voltage with substrate biases that the body factor is a higher in GP-SOI devices than FD-SOI devices. From the measurement results of punchthrough voltage, GP-SOI devices show the higher punchthrough voltages than FD-SOI devices 매몰 산화층 밑의 실리콘 기판에 자기정렬 방법으로 ground plane 전극을 만든 SOI MOSFET의 단채널 현상과 punchthrough 특성을 측정분석하였다. 채널 길이가 0.2μm 이하의 소자에서는 GP-SOI 소자가 FD-SOI 소자보다 채널 길이에 따른 문턱전압 저하 및 subthreshold swing이 작고 DIBL 현상이 크게 개선됨을 알 수 있었다. 기판전압에 따른 문턱전압 특성으로부터 GP-SOI 소자의 body factor가 FD-SOI 소자보다 큰 것을 알 수 있었다. 그리고 punchthrough 전압 특성으로부터 GP-SOI 소자의 punchthrough 전압이 FD-SOI 소자보다 큰 것을 알 수 있었다.
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