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넓은 부하전력에서 동작하는 전력 효율 향상을 위한 하이브리드 DC-DC 컨버터
우기찬,목진원,김태우,황선광,양병도,Woo, Ki-Chan,Mok, Jin-Won,Kim, Tae-Woo,Hwang, Seon-Kwang,Yang, Byung-Do 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.9
본 논문에서는 넓은 출력 부하 전력에서도 동작하는 하이브리드 변환기를 제안했다. 스위치드 커패시터 변환기는 높은 부하 전력에서 효율이 낮고, 낮은 부하 전력에서는 효율이 높다. 반대로, 벅 변환기는 높은 부하 전력에서는 효율이 높고, 낮은 부하 전력에서는 효율이 낮다. 제안된 하이브리드 변환기는 스위치드 커패시터 변환기와 벅 변환기를 혼합했다. 낮은 부하 전력에서는 스위치드 커패시터 변환기를 동작시키고, 높은 부하에서는 벅 변환기를 동작시켜, 넓은 출력 부하 전력에서 전력 효율을 향상시켰다. 제안된 하이브리드 변환기는 $0.18{\mu}m$ CMOS 공정으로 구현되었다. 하이브리드 변환기의 출력 부하 전력 범위는 0.05~100mW 이며, 벅 변환기와 스위치드 커패시터 변환기에서 각각 93%와 77%의 최대 전력 효율을 가진다. This paper proposed hybrid converter to operate over a wide output load power. The switched-capacitor converter has a high efficiency at low load power and a low efficiency at high load power. On the contrary, the buck converter has a high efficiency at high load power and a low efficiency at low load power. The proposed hybrid converter has combination of the switched-capacitor converter and the buck converter. The switched-capacitor operates at low load power and buck converter operates at high load power, so that the hybrid converter is improved power efficiency at wide output load power. The hybrid converter was implemented with a $0.18{\mu}m$ CMOS process. The hybrid converter has a range of the load power between $50{\mu}W$and 100mW. The maximum power efficiencies are 93% and 77% at the buck converter and the switched-capacitor converter, respectively.
이진 가중치 전류 제어 기법을 이용한 고속 응답 디지털 LDO 레귤레이터
우기찬,심재현,김태우,황선광,양병도,Woo, Ki-Chan,Sim, Jae-Hyeon,Kim, Tae-Woo,Hwang, Seon-Kwang,Yang, Byung-Do 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.6
본 논문에서는 이진 가중치 전류 기법을 이용한 고속 디지털 LDO(Low Dropout) 레귤레이터를 제안했다. 기존의 디지털 LDO는 일정량의 전류를 한 단계씩 제어하기 때문에 응답하는데 오랜 시간이 걸리며, 링잉 문제가 발생하게 된다. 이중 가중치 전류 기법은 링잉 문제를 제거함으로써 출력전압이 빠르게 안정화되도록 한다. 출력전압이 목표 전압에 안정적으로 도달하면, 디지털 LDO의 동작을 멈추는 프리즈 모드를 추가했다. 제안된 고속 응답 디지털 LDO는 출력 전원 전압이 급격히 바뀌는 시스템에서 응답속도가 느린 DC-DC 변환기와 함께 사용되어 출력전압을 빠르게 변하도록 한다. 제안된 디지털 LDO는 기존의 양방향 시프트 레지스터보다 면적이 56% 감소했고, 리플전압이 87% 감소했다. 제안된 디지털 컨트롤러는 $0.18{\mu}F$ CMOS 공정으로 제작되었다. $1{\mu}F$의 출력 캐패시터에서 정착시간이 $3.1{\mu}F$이고, 리플전압은 6.2mV 였다. This paper proposes a fast-transient digital LDO(Low dropout) regulator with binary-weighted current control technique. Conventional digital LDO takes a long time to stabilize the output voltage, because it controls the amount of current step by step, thus ringing problem is generated. Binary-weighted current control technique rapidly stabilizes output voltage by removing the ringing problem. When output voltage reliably reaches the target voltage, It added the FRZ mode(Freeze) to stop the operation of digital LDO. The proposed fast response digital LDO is used with a slow response DC-DC converter in the system which rapidly changes output voltage. The proposed digital controller circuit area was reduced by 56% compared to conventional bidirectional shift register, and the ripple voltage was reduced by 87%. A chip was implemented with a $0.18{\mu}F$ CMOS process. The settling time is $3.1{\mu}F$ and the voltage ripple is 6.2mV when $1{\mu}F$ output capacitor is used.
우기찬,Byung-Do Yang 대한전자공학회 2019 Journal of semiconductor technology and science Vol.19 No.5
A digital low-dropout regulator (D-LDO) with a voltage differential detector for removing transient oscillation is proposed. The conventional D-LDO uses a coarse-fine method to reduce settling time and quiescent current. However, the coarse-fine method leads to transient oscillation when a large load current transition occurs. The proposed D-LDO removes the transient oscillation by using the voltage differential detector and dividing the coarse mode into matching and tracking modes. It was implemented using a 65 nm CMOS process. When the load current changes from 2 mA to 12 mA, the overshoot is 35 mV, the undershoot is 58 mV, and the settling time is 610 ns. The quiescent current is 7.04 μA.
보상 다중 MOSFETs을 이용한 낮은 플리커 노이즈 및 낮은 리플전압 연상증폭기
우기찬,양병도 충북대학교 컴퓨터정보통신연구소 2015 컴퓨터정보통신연구 Vol.23 No.1
This paper proposes an operational amplifier with complementary multiple MOSFETs for reducing flicker noise and ripple voltage. It reduces the flicker noise and ripple voltage by using complementary multiple MOSFETs. Operational Amplifier input MOSFETs are composed of multiple MOSFETs which are turned on sequentially by a shift register. So, it reduces the ripple without an additional filter. The ripple of the proposed operational amplifier was reduced to 61.5% of the conventional operational amplifier. The simulations and implementations are performed in a 0.11μm CMOS process with VDD=1.2V.
보상 다중 MOSFETs을 이용한 낮은 플리커 노이즈 및 낮은 리플전압 연산증폭기
우기찬(Ki-Chan Woo),오재문(Jae-Mun Oh),윤희라(Hee-Ra Yun),김병진(Byung-Jin Kim),양병도(Byung-Do Yang) 대한전자공학회 2015 대한전자공학회 학술대회 Vol.2015 No.6
This paper proposes an operational amplifier with complementary multiple MOSFETs for reducing flicker noise and ripple voltage. It reduces the flicker noise and ripple voltage by using complementary multiple MOSFETs. Operational Amplifier input MOSFETs are composed of multiple MOSFETs which are turned on sequentially by a shift register. So, it reduces the ripple without an additional filter. The ripple of the proposed operational amplifier was reduced to 61.5% of the conventional operational amplifier. The simulations and implementations are performed in a 0.11㎛ CMOS process with VDD=1.2V.