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양병도,김이섭,Yang, Byeong-Do,Kim, Lee-Seop 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.11
새로운 저전력 전하 재활용 롬(charge recycling ROM) 구조를 제안하였다. 전하 재활용 롬은 전력 소모를 줄이기 위하여 전체 롬에서의 소모전력의 약90%를 소모하는 비트라인(bit line)에 전하 재활용 방식을 사용한 롬이다. 제안된 방식을 사용하였을 경우, 비트라인의 수가 무한이 많고 감지 증폭기(sense amplifier)가 무한히 미세한 전압차를 감지할 수 있다면, 롬의 비트라인은 전력을 거의 소모하지 않는다. 그러나, 실제 존재하는 감지 증폭기는 매우 작은 전압차를 감지할 수 없기 때문에, 롬에서의 전력 감소량은 제한된다. 모의 실험 결과는 전하 재활용 롬이 기존의 저 전력 콘택트 프로그래밍 롬(contact programming ROM)의 13% ∼ 78% 전력만을 소모함을 보여준다. A new low power charge-recycling ROM architecture is proposed. The charge-recycling ROM uses charge-recycling method in bit lines of ROM to save the power consumption. About 90% of the total power used in the ROM is consumed in bit lines. With the proposed method, power consumption in ROM bit lines can be reduced asymptotically to zero if the number of bit lines is infinite and the sense amplifiers detect infinitely small voltage difference. However, the real sense amplifiers cannot sense very small voltage difference. Therefore, reduction of power consumption is limited. The simulation results show that the charge-recycling ROM only consumes 13% ~ 78% of the conventional low power contact programming mask ROM.
저전력 파이프라인 병렬 누적기를 사용한 직접 디지털 주파수 합성기
梁炳燾,김이섭 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.5
저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다. 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다. A new high-speed direct digital frequency synthesizer using a low power pipelined parallel accumulator is proposed. The proposed pipelined parallel accumulator uses both pipelining and paralleling techniques to increase speed and to reduce power consumption. The 2-pipelined 2-parallel accumulator only consumes 66% and 69% power of the 4-pipelined accumulator and the 4-parallel accumulator respectively with the same throughput. The proposed accumulator can achieve higher throughput with smaller area and less power consumption in lower clock frequency. All circuit simulations and implementations are based on a 0.35um CMOS process with VCC = 3.3V.
양병도,김이섭 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.07
In this paper, a low power area efficient charge recycling predecoder (AE-CRPD) is proposed. The AE-CRPD is modified from the conventional charge recycling predecoder (CNV-CRPD) [5]-[7].The AE-CRPD significantly reduces the area and power of the control circuits for the charge recycling operation. It saves 38% area and 8% power of the 2-to-4 CNV-CRPD. It also utilizes the property of the consecutive address increase in the memory. The AE-CRPDs are used for the frequently transited least significant bits and the conventional predecoders are used for the occasionally transited most significant bits. It saves 23% power of the 12-bit conventional predecoder. 본 논문에서는 저전력 소면적 전하재활용 프리디코더(area efficient charge recycling predecoder: AE-CRPD)를 제안하였다. AE-CRPD는 기존의 전하재활용 프리디코더(conventional charge recycling predecoder: CNV-CRPD)를 개선한 프리디코더이다[5]-[7]. AE-CRPD는 전하재활용 동작을 위한 제어 회로의 면적과 전력소모를 크게 줄임으로써, 2-to-4 CNV-CRPD의 38%의 면적과 8%의 전력소모를 줄였다. 또한, 메모리에서 어드레스가 연속적으로 증가하는 특징을 이용하여, 빈번하게 변하는 LSBs(least significant bits)에는 AE-CRPD를 사용하고 가끔 변하는 MSBs(most significant bits)에는 기존의 프리디코더를 사용함으로써, 기존의 12 비트의 프리디코더의 전력소모를 23% 줄였다.
양병도,김이서 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.5
더미 비트라인을 이용한 공유 커패시터 전하공유 롬(shared-capacitor charge-sharing ROM SCCS-ROM)이 제안되었다. SCCS-ROM은 기존의 전하공유 롬(charge-sharing ROM, CS-ROM)의 전하공유 기법으로 비트라인의 스윙전압을 줄였다. CS-ROM에서는 출력 비트 마다 3개의 작은 커패시턴스들이 필요하지만, 제안된 SCCS-ROM은 그 커패시터들을 공유함으로써 필요한 커패시터의 수를 단지 3개로 줄였다. 또한, 더미 비트라인들(dummy bit lines)로 커패시터들을 구현함으로써, 잡음내성을 증가시켰을 뿐만 아니라 소모전력 또한 줄였다. 8K×15bi1s의 SCCS-ROM이 0.35㎛ CMOS 공정으로 구현되었다. SCCS-ROM은 3.3V의 100㎒ 동작에서 8.63㎽의 전력을 소모하였다. 시뮬레이션에서 SCCS-ROM은 CS-ROM보다 8.4% 적은 전력을 소모하였다. A shared-capacitor charge-sharing ROM (SCCS-ROM) using dummy bit lines is proposed. The SCCS-ROM reduces the bit line swing voltage using the charge-sharing technique of the conventional charge-sharing ROM (CS-ROM). Although the CS-ROM needs three small capacitors per output bit, the proposed SCCS-ROM shares the capacitors so that it needs only three capacitors. The SCCS-ROM implements the capacitors using dummy bit lines. This not only increases noise immunity but also reduces power. A SCCS-ROM with 8K${\times}$15bits implemented in a 0.35${\mu}{\textrm}{m}$ CMOS process. The SCCS-ROM consumes 8.63㎽ at 100MHz with 3.3V The simulation results show that the SCCS-ROM reduces 8.4% power compared to the CS-ROM.
梁炳燾,김이섭 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.5
A new ROM compression method for continuous data is proposed. The ROM compression method is based on two proposed ROM compression algorithms. The first one is a region select ROM compression algorithm that stores only regions including data after dividing data into many small regions by magnitude and address. The second is a quantization ROM and error ROM compression algorithm that divides data into quantized data and their errors. Using these algorithms, 40~60% ROM size reductions are achieved for various continuous data. 연속된 데이터를 위한 새로운 롬 압축 방식이 제한 되었다. 이 롬 압축 방식은 새롭게 제안된 두 롬 압축 알고리즘들을 기반으로 한다. 하나는 영역 선택 롬 압축 알고리즘이다. 이 방식은 크기와 주소로 여러 영역들로 나눈 후 데이터를 포함하는 영역들만을 선택적으로 저장하는 방식이다. 다른 하나는 양자화 롬과 오차 롬 압축 알고리즘이다. 이 방식은 양자화된 데이터와 양자화에 의한 오차를 나누어 저장하는 방식이다. 이 두 알고리즘을 사용하면 다양한 연속된 데이터들에 대하여 40~60%의 롬 크기의 감소를 얻을 수 있다.
양병도,김이섭 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.8
This paper proposes a new error pattern ROM (EP-ROM) compression method for continuousdata. The EP-ROM reduces the ROM size by dividing the continuous data into coarse values and their errors and by storing the indices of error patterns instead of the non. This method significantly reduces the ROM size by exploiting the characteristic that the errors for continuous data possess the same patterns. The experiment results show that the EP-ROM achieves 60∼77% ROM size reductions for various continuous data. 본 논문에서는 연속적인 데이터를 위한 새로운 에러패턴 ROM(error pattern ROM: EP-ROM) 압축 기법이 제한되었다. EP-ROM은 연속적인 데이터를 근사값과 에러로 나눈 후 에러 대신 에러패턴의 인덱스를 저장함으로써 ROM의 크기를 줄인다. 이 기법은 연속된 데이터를 양자화할 때의 많은 경우 같은 에러패턴을 가진다는 특징을 이용한 것으로 ROM의 크기를 매우 작게 줄일 수 있다. 실험결과에서는 EP-ROM은 다양한 연속적인 데이터에 대하여 ROM 크기를 60∼77% 줄였다.
양병도,김이섭 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.5
연속된 데이터를 위한 새로운 롬 압축 방식이 제한 되었다. 이 롬 압축 방식은 새롭게 제안된 두 롬 압축 알고리즘들을 기반으로 한다. 하나는 영역 선택 롬 압축 알고리즘이다. 이 방식은 크기와 주소로 여러 영역들로 나눈 후 데이터를 포함하는 영역들만을 선택적으로 저장하는 방식이다. 다른 하나는 양자화 롬과 오차 롬 압축 알고리즘이다. 이 방식은 양자화된 데이터와 양자화에 의한 오차를 나누어 저장하는 방식이다. 이 두 알고리즘을 사용하면 다양한 연속된 데이터들에 대하여 40∼60%의 롬 크기의 감소를 얻을 수 있다. A new ROM compression method for continuous data is proposed. The ROM compression method is based on two proposed ROM compression algorithms. The first one is a region select ROM compression algorithm that stores only regions including data after dividing data into many small regions by magnitude and address. The second is a quantization ROM and error ROM compression algorithm that divides data into quantized data and their errors. Using these algorithms, 40~60% ROM size reductions aye achieved for various continuous data.
양병도,김이섭 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.7
In this paper, a low power area efficient charge recycling predecoder (AE-CRPD) is proposed. The AE-CRPD is modified from the conventional charge recycling predecoder (CNV-CRPD). The AE-CRPD significantly reduces the area and power of the control circuits for the charge recycling operation. It saves 38% area and 8% power of the 2-to-4 CNV-CRPD. It also utilizes the property of the consecutive address increase in the memory. The AE-CRPDs are used for the frequently transited least significant bits and the conventional predecoders are used for the occasionally transited most significant bits. It saves 23% power of the 12-bit conventional predecoder. 본 논문에서는 저전력 소면적 전하재활용 프리디코더(area efficient charge recycling predecoder: AE-CRPD)를 제안하였다. AE-CRPD는 기존의 전하재활용 프리디코더(conventional charge recycling predecoder: CNV-CRPD)를 개선한 프리디코더이다. AE-CRPD는 전하재활용 동작을 위한 제어 회로의 면적과 전력소모를 크게 줄임으로써, 2-to-4 CNV-CRPD의 38%의 면적과 8%의 전력소모를 줄였다. 또한, 메모리에서 어드레스가 연속적으로 증가하는 특징을 이용하여, 빈번하게 변하는 LSBs(least significant bits)에는 AE-CRPD를 사용하고 가끔 변하는 MSBs(most significant bits)에는 기존의 프리디코더를 사용함으로써, 기존의 12 비트의 프리디코더의 전력소모를 23% 줄였다.
저전력 파이프라인 병렬 누적기를 사용한 직접 디지털 주파수 합성기
양병도,김이섭 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.5
저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다. A new high-speed direct digital frequency synthesizer using a low power pipelined parallel accumulator is proposed. The proposed pipelined parallel accumulator uses both pipelining and paralleling techniques to increase speed and to reduce power consumption. The 2-pipelined 2-parallel accumulator only consumes 66% and 69% power of the 4-pipelined accumulator and the 4-parallel accumulator respectively with the same throughput. The proposed accumulator can achieve higher throughput with smaller area and less power consumption in lower clock frequency. All circuit simulations and implementations are based on a 0.35um CMOS process with VCC = 3.3V.
양병도,김이섭 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.7
메모리에서의 대부분의 전력은 프리디코더 라인, 워드 라인, 그리고 비트 라인 등과 같은 커패시턴스가 큰 라인들에서 소모된다. 이 라인들에서의 전력 소모를 줄이기 위하여 전하 재활용과 전하 공유를 사용한 세 가지 기법들이 제안되었다. 이 기법들은 전하 재활용 프리디코더(charge recycling predecoder, CRPD), 전하 재활용 워드 라인 디코더(charge recycling word line decoder, CRWD), 그리고 롬을 위한 전하 공유 비트 라인(charge sharing bit line, CSBL)이다. CRPD와 CRWD는 프리디코더 라인과 워드 라인의 전하를 재활용하여 소모 전력을 반으로 줄여주고, 전하 공유 기법을 사용하는 CSBL은 롬 비트라인의 스윙 전압을 낮춤으로써 소모 전력을 크게 줄여준다. CRPD, CRWD, 그리고 CSBL의 소모 전력은 기존의 82%, 72%, 그리고 64%이다. 제안된 세 가지 기법들을 사용하는 전하 재활용 전하 공유 롬(charge recycling and charge sharing ROM, CRCS-ROM)이 0.35㎛ CMOS공정으로 제작되었다. 제작된 8K×16비트 CRCS-ROM의 코어 크기는 0.51㎟이고 3.3V 전원과 100㎒ 동작 주파수에서 8.63㎽ 을 소모하였다. In a memory, most power is dissipated in high capacitive lines such as predecoder lines, word lines, and bit lines. To reduce the power dissipation in these high capacitive lines, this paper proposes three techniques using charge recycling and charge sharing. One is the charge recycling predecoder (CRPD). The second one is the charge recycling word line decoder (CRWD). The last one is the charge sharing bit line (CSBL) for a ROM. The CRPD and the CRWD recycle the previously used charge in predecoder lines and word lines. Theoretically, the power consumption in predecoder lines and word lines are reduced to a half. The CSBL reduces the swing voltage in the ROM bit lines to very small voltage using a charge sharing technique. the CSBL can significantly reduce the power dissipation in ROM bit lines. The CRPD, the CRWD, and the CSBL consume 82%, 72%, and 64% of the power of previous ROM designs respectively. A charge recycling and charge sharing ROM (CRCS-ROM) with the CRPD, the CRWD, and the CSBL is implemented. A CRCS-ROM with 8K16bits was fabricated in a 0.3${\mu}{\textrm}{m}$ CMOS process. The CRCS-ROM consumes 8.63㎽ at 100MHz with 3.3V. The chip core area is 0.1 $\textrm{mm}^2$.