가드링 구조에서 전류 과밀 현상 억제를 위한 온-칩 정전기 보호 방법

송종규(Jong-Kyu Song),장창수(Chang-Soo Jang),정원영(Won-Young Jung),송인채(In-chae Song),위재경(Jae-Kyung Wee) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.12

본 논문에서는 0.35㎛ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH) 와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안 하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다. In this paper, we investigated abnormal ESD failure on guard-rings in the smart power IC fabricated with 0.35㎛ Bipolar-CMOS-DMOS (BCD) technology. Initially, ESD failure occurred below 200 V in the Machine Model (MM) test due to current crowding in the parasitic diode associated with the guard-rings which are generally adopted to prevent latch-up in high voltage devices. Optical Beam Induced Resistance Charge (OBIRCH) and Scanning Electronic Microscope (SEM) were used to find the failure spot and 3-D TCAD was used to verify cause of failure. According to the simulation results, excessive current flows at the corner of the guard-ring isolated by Local Oxidation of Silicon (LOCOS) in the ESD event. Eventually, the ESD failure occurs at that corner of the guard-ring. The modified corner design of the guard-ring is proposed to resolve such ESD failure. The test chips designed by the proposed modification passed MM test over 200 V. Analyzing the test chips statistically, ESD immunity was increased over 20 % in MM mode test. In order to avoid such ESD failure, the automatic method to check the weak point in the guard-ring is also proposed by modifying the Design Rule Check (DRC) used in BCD technology. This DRC was used to check other similar products and 24 errors were found. After correcting the errors, the measured ESD level fulfilled the general industry specification such as HBM 2000 V and MM 200V.

IC 동작의 비주기적 소모 전류 변화 측정을 통한 전도성 EMI 분석 기법

김형석(Hyoung-Seok Kim),임지훈(Ji-Hoon Lim),위재경(Jae-Kyung Wee),송인채(In-Chae Song),정창원(Chang won Jung),김부균(Boo-Gyoun Kim) 대한전자공학회 2010 대한전자공학회 학술대회 Vol.2010 No.6

In this paper, it is suggested the structure to detect voltage changes in the operation of integrated circuit(IC) and proposed the compensation method using a numerical formula for the decrement by OP-Amp bandwidth in the detected voltage for ICEM modeling. Accuracy of ICEM model is demanded to decrease electromagnetic interference(EMI) in IC level. To avoid inaccurate ICEM model, we need to detect correct voltage without decline. To get the exact voltage, a measured voltage is compensated by the transfer function and inverse transfer function of the op-amp that goes through circuit in detected voltage. The compensation method is by using Matlab program. According to the simulation, the decrement of output signal is confirmed. And this inexact output is restored to its original output using the compensation method.

입력 위상 잡음 억제 및 체배 주파수의 듀티 사이클 보정을 위한 VCO/VCDL 혼용 기반의 다중위상 동기회로

하종찬(Jong-Chan Ha),위재경(Jae-Kyung Wee),이필수(Pil-Soo Lee),정원영(Won-Young Jung),송인채(In-Chae Song) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11

본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. 0.18㎛ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800㎒의 입력 위상 잡음을 갖는 1㎓ 입력 클록에 대하여 -13㏈ 이하로 개선된다. 또한, 40%∼60%의 듀티 사이클 에러를 갖는 1㎓ 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2㎓ 체배 주파수에서 50±1%이하로 보정된다. This paper proposed the dual-loops multiphase DLL based mixed VCO/VCDL for a high frequency phase noise suppression of the input clock and the multiple frequencies generation with a precise duty cycle. In the proposed architecture, the dual-loops DLL uses the dual input differential buffer based nMOS source-coupled pairs at the input stage of the mixed VCO/VCDL. This can easily convert the input and output phase transfer of the conventional DLL with bypass pass filter characteristic to the input and output phase transfer of PLL with low pass filter characteristic for the high frequency input phase noise suppression. Also, the proposed DLL can correct the duty-cycle error of multiple frequencies by using only the duty-cycle correction circuits and the phase tracking loop without additional correction controlled loop. At the simulation result with 0.18㎛ CMOS technology, the output phase noise of the proposed DLL is improved under -13㏈ for 1㎓ input clock with 800㎒ input phase noise. Also, at 1㎓ operating frequency with 40%∼60% duty-cycle error, the duty-cycle error of the multiple frequencies is corrected under 50±1% at 2㎓ the input clock.

IC-임베디드 PCB 공정을 사용한 DVB-T/H SiP 설계

이태헌(Tae-Heon Lee),이장훈(Jang-Hoon Lee),윤영민(Young-Min Yoon),최석문(Seog-Moon Choi),김창균(ChangGyun Kim),송인채(In-Chae Song),김부균(Boo-Gyoun Kim),위재경(Jae-Kyung Wee) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.9

본 논문에서는 유럽에서 사용되는 이동형 디지털 방송인 DVB-T/H 신호를 수신 및 신호처리 가능한 DVB-T/H SiP를 제작하였다. DVB-T/H SiP는 칩이 PCB 내부에 삽입될 수 있는 IC-임베디드 PCB 공정을 적용하여 설계되었다. DVB-T/H SiP 에 삽입된 DVB-T/H IC는 신호를 수신하는 RF 칩과 어플리케이션 프로세서에서 활용할 수 있도록 수신된 신호를 변환하는 디지털 칩 2개를 원칩화한 모바일 TV용 SoC 이다. SiP 에는 DVB-T/H IC를 동작하기 위해 클럭소스로써 38.4㎒의 크리스탈을 이용하고, 전원공급을 위해 3㎒로 동작하는 DC-DC Converter와 LDO를 사용하였다. 제작된 DVB-T/H SiP는 8㎜ × 8㎜ 의 4 Layer로 구성되었으며, IC-임베디드 PCB 기술을 사용하여 DVB-T/H IC는 2층과 3층에 배치시켰다. 시뮬레이션결과 Ground Plane과 비아의 확보로 RF 신호선의 감도가 개선되었으며 SiP로 제작하는 경우에 Power 전달선에 존재하는 캐패시터와 인덕터의 조정이 필수적임을 확인하였다. 제작된 DVB-T/H SiP의 전력 소모는 평균 297㎽이며 전력 효율은 87%로써 기존 모듈과 동등한 수준으로 구현되었고, 크기는 기존 모듈과 비교하여 70% 이상 감소하였다. 그러나 기존 모듈 대비평균 3.8㏈의 수신 감도 하락이 나타났다. 이는 SiP에 존재하는 DC-DC Converter의 노이즈로 인한 2.8dB의 신호 감도 저하에 기인한 것이다. This paper reports the fabrication of a DVB-T/H System in Package (SiP) that is able to receive and process the DVB-T/H signal. The DVB-T/H is the European telecommunication standard for Digital Video Broadcasting (DVB). An IC-embedded Printed Circuit Board (PCB) process, interpose a chip between PCB layers, has applied to the DVB-T/H SiP. The chip inserted in DVB-T/H SiP is the System on Chip (SoC) for mobile TV. It is comprised of a RF block for DVB-T/H RF signal and a digital block to convert received signal to digital signal for an application processor. To operate the DVB-T/H IC, a 3㎒ DC-DC converter and LDO are on the DVB-T/H SiP. And a 38.4㎒ crystal is used as a clock source. The fabricated DVB-T/H SiP form 4 layers which size is 8㎜ × 8㎜. The DVB-T/H IC is located between 2nd and 3rd layer. According to the result of simulation, the RF signal sensitivity is improved since the layout modification of the ground plane and via. And we confirmed the adjustment of LC value on power transmission is necessary to turn down the noise level in a SiP. Although the size of a DVB-T/H SiP is decreased over 70% than reference module, the power consumption and efficiency is on a par with reference module. The average power consumption is 297㎽ and the efficiency is 87%. But, the RF signal sensitivity is declined by average 3.8㏈. This is caused by the decrease of the RF signal sensitivity which is 2.8㏈, because of the noise from the DC-DC converter.

Wallace 트리 기법을 이용한 8x8비트 곱셈기의 설계

이재규,송인채,최용석 崇實大學校 生産技術硏究所 1996 論文集 Vol.26 No.1

In this paper, we designed and fabricated an 8 x 8 bit multiplier with 0.8㎛ double-level metal CMOS technology. To improve calculation time, we adopted Wallace tree arrays using 4 : 2 compressor units and a 16-bit carry-lookahead adder(CLA) composed of four 4-bit CLAs. The number of propagation stages in the array could be reduced by galf using 4 : 4 compressors. In the last propagation stage, we used CLAs to add suums and carries coming the Wallace tree arrays. This multiplier contains about 3200 transistors in the area of 2.5 mm x 2.2 mm. It operates at 50MHz according to the test.

Turbo 복호기의 설계

박성진,송인채 崇實大學校 生産技術硏究所 2001 論文集 Vol.31 No.-

In this paper, we designed a turbo decoder with constraint length v = 4, code rate R = 1/3, Generator polynomial G = (13, 15)_8 and 192-bit block size using VHDL. This decoder makes use of 3-bit soft decision. A systematic recursive convolutional encoder was used for a turbo encoder. We employed MAP(maximum a posteriori) algorithm for the decoder. A MAP decoder is more suitable for iterative error correction code compared with a SOVA (soft output Viterbi algorithm) decoder. To maximize effective free distance of the turbo code, we employed pseudo random interleaver and deinterleaver. In order to improve BER (bit error rate), iteration algorithm was used. We avoided multiplication by using lookup tables. We simulated the turbo decoder with Altera MAX+PLUSⅡ.

바이폴라 트랜지스터의 전류이득에 대한 방사 효과

송인채 崇實大學校 1999 論文集 Vol.29 No.1

The performance of electronic devices is degraded when exposed to radiation environment. We investigated radiation effects on common-emitter current gain which is one of the most important parameters of bipolar devices. Employing a two-dimensional device simulator, the simulation results show a good agreement with the experimental results. In this simulation, we introduced surface recombination at the interface between silicon and silicon dioxide.