이동통신용 저전력 2GHz Voltage-Controlled Oscillator 설계에 관한 연구

문광호,문대철 湖西大學校工業技術硏究所 1997 工業技術硏究所論文集 Vol.16 No.-

본 논문은 이동통신용 저전력 2GHz Voltage-Controlled Oscillator(VCO)를 설계하였다. 설계한 VCO의 회로는 컴퓨터 시뮬레이터를 사용하여 검증하였다. 일반적으로, VCO는 1.8GHz에서 100MHz의 동조범위를 갖으며, 100MHz 오프셋 주파수에서 -83dBc/Hz의 위상잡음을 갖는다. 본 논문에서 제안한 VCO 회로는 LC 동조회로를 사용하였으며, 100KHz 오프셋 주파수에서 -97dBc/Hz의 위상잡음을 갖는다. 더욱이, 바렉터를 사용하여 2GHz대역에서 230MHz의 주파수 동조범위를 얻었다. 차동 출력 전압과 전력 소모는 각각 약 75mV와 16mW이다. 시뮬렝션은 Compact RF Simultor를 사용하여 schemetic 과 simulation을 통한 회로 검증과 그 결과를 비교하였다. In this thesis, we designed the low power(2.5V), 2GHz voltage-controlled oscillator(VCO) which can be used in mobile communication application. The operating characteristics of VCO's circuit were verfied using the computer simulation. In general, VCO has the tuning range of 100MHz at 1.8GHz, and phase noise of -83dBc/Hz at 100KHz offset frequency. In the proposed VCO circuit, a simple LC architecture was used. This circuit exhibits a low phase noise of -97dBc/Hz at 100KHz offset frequency. In addition, a large frequency tuning range (230MHz) was obtained using varactors. The output differential voltage and power consumption were about 75mV and 16mW, respectively. The computer simulation was performed using compact RF Simulator and its result was compared to the schemetic.

효율적인 HDL 디버깅을 위한 아키텍쳐 자동 생성 시스템

문대철,박인학,Moon, Dai-Tchul,Cheng, Xie,Park, In-Hag 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.7

본 논문은 Verilog HDL이나 VHDL로 설계된 디지털 회로의 구조를 효율적으로 분석하고 디버깅 할 수 있는 ECAD 소프트웨어를 제안한다. 이 소프트웨어는 HDL 코드를 파싱하여 내부 구조에 대한 정보를 추출한 후 여러 가지 종류의 그래픽 도우미 예를 들면, 배치배선 알고리즘을 적용하여 생성된 계층구조의 논리회로도, 각 모듈을 구성하는 요소들을 나타내는 객체 나무 그래픽, 인스턴스들의 계층구조를 나타내는 인스턴스 나무 그래픽, 내부 시그널 간의 관계를 나타내는 시그널 관계도(SPD, signal propagation diagram) 등으로 표현된다. 디버깅에 가장 중요한 기능은 여러 가지 다른 관점의 설계 정보(HDL 코드, 객체 나무, 인스턴스 나무, SPD, 파형 등)에서 임의의 객체로부터 출발하여 동일한 설계 정보를 찾아내는 기능이다. 이러한 기능들은 설계자가 수작업으로 HDL 코드를 분석하고 버그를 찾아내는 기능을 효율적으로 수행할 수 있도록 돕는다. In this paper, we propose a new ECAD software for efficiently analyzing and debugging of digital architecture implemented in Verilog HDL or VHDL codes. This software firstly elaborates HDL codes so as to extract internal architecture structure, then generates several graphical aids such as hierarchical schematics by applying placement and routing algorithm, object tree to show configuration of each module, instance tree to show hierarchical structure of instances, and SPD (Signal Propagation Diagram) to show internal interconnections. It is more important function that same objects in different views(HDL codes, object tree, instance tree, SPD, waveform etc.) can be highlighted at the starting any object. These functions are sure to improve efficiency of manual job to fix bugs or to analyze HDL codes.

xDSL용 저왜곡 라인 드라이버 설계에 관한 연구

文大哲,金明薰 호서대학교 공업기술연구소 2001 工業技術硏究所論文集 Vol.20 No.-

A fully differential CMOS Line Driver for use in xDSL services is presented. The circuit is a multistage amplifier utilizing nested-Miller compensation and as enhanced class AB ouput stage. The circuit composed of a dual-differential preamp stae, a class AB midamp stage, and an ouput stage. The circuit is fabricated in CMOS process and achieves below-70dB total harmonic distortion while driving up to ± 2.4V, 200kHz signals into 30Ω with a 3V supply.

실시간 디지털 신호 처리용 고속 MULTIPLIER 단일칩화에 관한 연구

문대철,차균현 한국통신학회 1990 韓國通信學會論文誌 Vol.15 No.7

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다. In this paper we present on architecture for a high sppeed CMOS multiplier which can be used for real-time digital signal processing. And a synthesis method for designing highly parallel algorithms in VLSI is presented. A parallel multiplier design based on the modified Booth's algorithms and Ling's algorthm. This paper addresses the design of multiplier capable of accpting data in 2's complement notation and coefficients in 2's complement notation. Multiplier consists of an interative array of sequential cells, and are well suited to VLSI implementation as a results of their modularity and regularity. Booth's decoders can be fully tested using a relatively small number af test vector.

전류-모드 step- down 스위칭 레귤레이터

백병갑,박노경,문대철 湖西大學校工業技術硏究所 1995 工業技術硏究所論文集 Vol.14 No.-

In this paper, current-mode switching regultor which is applied is applied to 0.5f?? using simple pole-zero representation is proposed. Proposed switching regulator uses small-singnal characteristics of current-mode having low- frequency effects and high- frequency subharmonic oscillation which can even at duty cycles of less than 0.5. The best representation for the control-to- output transfer function is shown to bo third-order. Current loop gain, control- to -output gain, output impedance of curent mode switc.

3-Level PLA實現 및 EXCLUSIVE-OR 셀 어레이 LAYOUT 硏究

文大哲 湖西大學校工業技術硏究所 1985 工業技術硏究所論文集 Vol.4 No.-

In this paper deal with the theoretical method of 3 - level PLA and design of exclusive -OR array cell 3 - level PLA. Most PLA have constraints on minimal chip area and minimal input lines, thus the reduction of the number of product term in a sum of products expression is important in conventional random logic circuits. Also, this paper deals with lay out of Exdusive-ORArray using CHISEL language.

5㎓대역 OFDM 무선 LAM 모뎀 설계 및 FPGA 구현

문대철,홍성협,Moon Dai-Tchul,Hong Seong-Hyub 한국융합신호처리학회 2004 융합신호처리학회 논문지 (JISPS) Vol.5 No.4

This paper describe a design of 5GHz OFDM baseband chip for IEEE 802.11a wireless LAN. The proposed device is consists of transmitter and receiver within a single FPGA chip. We applied single tap equalizer that use Normalized LMS algorithm to remove ISI that happen at high speed data transmission. And also, we used carrier wave frequency offset algorithm that use training symbol to remove ICI. The simulation results show the correct transmission without errors the between transmitter and receiver And we can remarkably reduce the number of register through the synthesized circuits by using DSP block and EMB(Embedded Memory Block). The target device for implementation of the synthesized circuits is Altera Stratix EPIS25FC672 FPGA and design platform is VHDL. 본 논문은 IEEE 802.11a 무선 LAN 규격을 OFDM을 적용한 5GHz 기저 대역의 송 수신부 모뎀을 설계하고 FPGA로 실현하였다. 고속 데이터 전송시 발생하는 심벌간 간섭(ISI)을 제거하기 위하여 Normalized LMS 알고리듬을 적용한 단일탬 등화기를 사용하여 제거하였고, 또한 반송파 주파수 옵셋 알고리듬을 이용하여 채널간 간섭(ICI)을 제거하였다. 송ㆍ수신기간의 전송은 에러없이 정확히 전송되어짐을 시뮬레이션을 통하여 입증하였으며, 또한 타이밍 시뮬레이션 결과 최대 동작주파수는 20.3MHz로 IEEE 802.11a 무선 LAN 방식의 동작속도를 만족하였다. 그리고 설계시 DSP와 EMB(Embedded Memory Block)블록을 사용하여 레지스터의 수를 상당히 줄일 수 있었다. 모뎀 설계는 VHDL를 이용하여 설계하고 Altera사의 Stratix EPIS25FC672 FPGA Chip을 사용하여 구현하였다.

3-Lavel PLA實現 및 EXCLUSIVE - OR셀 어레이 LAYOUT 硏究

文大哲(Dai Tdiue Moon) 호서대학교 사회과학연구소 1985 社會科學硏究 Vol.4 No.1

In this paper deal with the theoretical method of 3-level PLA and design of exclusive-OR array cell for 3-level PLA. Most PLA have constraints on minimal chip area and minimal input lines, thus the reduction of the number of product term in a sum of products expression is important in conventional random logic circuits. Also, this paper deals with lay out of Exclusive-ORArray using CHISEL language.

xDSL 용 저왜곡 라인 드라이버 설계에 관한 연구

文大哲(dai- tchul Mun),金明薫,(myoung-hoon Kim) 호서대학교 공업기술연구소 2001 공업기술연구 논문집 Vol.20 No.1

A fully differential CMOS Line Driver for use in xDSL services is presented. The circuit is a multistage amplifier utilizing nested-Miller compensation and as enhanced class AB ouput stage. The circuit composed of a dual-differential preamp stae,a class AB midamp stage, and an ouput stage. The circuit is fabricated in CMOS process and achieves below-70dB total harmonic distortion while driving up to 土 2.4V,200kflz signals into 30n with a 3V supply.

PC用 LAYOUT 프로그램開發에 關한 硏究

文大哲(Moon Dai Tchul) 호서대학교 사회과학연구소 1986 社會科學硏究 Vol.5 No.1

This paper consists of three parts, ClF conversion with primitive CIF, CIF conversion hieracically, and conversion DXF to CIF . In this paper deal with the conversion program of CIF and DXF mutually to perform layout at personal computer.