SystemVerilog와 SystemC 기반의 통합검증환경 설계 및 구현

유명근,송기용,You, Myoung-Keun,Song, Gi-Yong 한국융합신호처리학회 2009 융합신호처리학회 논문지 (JISPS) Vol.10 No.4

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다. The flow of a universal system-level design methodology consists of system specification, system-level hardware/software partitioning, co-design, co-verification using virtual or physical prototype, and system integration. In this paper, verification environments based-on SystemVerilog and SystemC, one is native-code co-verification environment which makes prompt functional verification possible and another is SystemVerilog layered testbench which makes clock-level verification possible, are implemented. In native-code co-verification, HW and SW parts of SoC are respectively designed with SystemVerilog and SystemC after HW/SW partitioning using SystemC, then the functional interaction between HW and SW parts is carried out as one simulation process. SystemVerilog layered testbench is a verification environment including corner case test of DUT through the randomly generated test-vector. We adopt SystemC to design a component of verification environment which has multiple inheritance, and we combine SystemC design unit with the SystemVerilog layered testbench using SystemVerilog DPI and ModelSim macro. As multiple inheritance is useful for creating class types that combine the properties of two or more class types, the design of verification environment adopting SystemC in this paper can increase the code reusability.

시스템수준의 하드웨어 기능 검증 시스템

유명근,오영진,송기용,You, Myoung-Keun,Oh, Young-Jin,Song, Gi-Yong 한국융합신호처리학회 2010 융합신호처리학회 논문지 (JISPS) Vol.11 No.2

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 하드웨어/소프트웨어 분할, 하드웨어/소프트웨어 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 시스템의 하드웨어 구성요소를 개발하는 과정에서 이전까지는 디자인단계가 많은 시간 및 노력을 요구하는 단계였지만, 현재에는 설계한 디자인의 기능적 검증단계가 중요 요소로 간주되고 있다. 본 논문에서는 시스템수준 설계언어인 SystemC 기반의 테스트벤치 구조를 이용하여 Verilog HDL로 설계된 하드웨어 구성요소의 올바른 동작여부를 판별하는 기능검증시스템을 설계하였다. 설계된 기능검증시스템에서 SystemC 모듈의 멤버 변수와 Verilog 모듈의 와이어 및 레지스터 변수간의 데이터 전달은 본 논문에서 정의되는 SystemC 사용자 정의 통신채널을 통하여 이루어진다. 제안된 기능검증시스템을 UART에 적용하여 올바른 동작여부를 판별하였다. 본 논문의 기능검증시스템 설계에 사용된 SystemC는 C++기반의 하드웨어 모델링용 클래스 라이브러리를 제공하므로 RT 수준보다 높은 추상화수준에서 소프트웨어와 하드웨어 또는 이 둘을 결합한 시스템수준의 모델링을 단일 언어와 환경에서 설계할 수 있는 이점이 있다. 또한 기능검증시스템 설계에 작성된 SystemC 모듈 코드들은 부분적인 코드 수정 후 다른 하드웨어 구성요소의 기능을 검증하는데 재사용할 수 있는 이점이 있다. The flow of a universal system-level design methodology consists of system specification, system-level hardware/software partitioning, co-design, co-verification using virtual or physical prototype, and system integration. In the developing process of a hardware component in system, the design phase has been regarded as a phase consuming lots of time and cost. However, the verification phase in which functionality of the designed component is verified has recently been considered as a much important phase. In this paper, the implementation of a verification environment which is based on SystemC infrastructure and verifies the functionality of a hardware component is described. The proposed verification system uses SystemC user-defined channel as communication interface between variables of SystemC module and registers of Verilog module. The functional verification of an UART is performed on the proposed verification system. SystemC provides class library for hardware modeling and has an advantage of being able to design a system consisting hardware and software in higher abstraction level than register transfer level. Source codes of SystemC modules are reusable with a minor adaptation on verifying functionality of another hardware component.

SystemC를 이용한 아키텍처 탐색과 네트워크 SoC 성능향상에 관한 연구

이국표(Kook Pyo Lee),윤영섭(Yun Sup Yoon) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.4

네트워크 SoC 칩을 대상으로 SystemC를 이용한 High-level 설계 방법을 연구하였다. 실제 Verilog RTL 모델과 비교하여 깊이있는 Architecture 구조탐색과 정확한 SystemC 모델 cycle 검증을 토대로 하여 High-level 설계를 강조할 것이다. 대다수 High-level 설계와 접근방법과 다르게, SystemC 모델과 Verilog RTL 모델의 성능을 비교해 보고, SystemC-based platform을 검증하기 위해 On-chip test board 측정 데이터를 이용하였다. 이 논문에서는 High-level 설계기법이 RTL 모델과 같은 정확성을 얻을 수 있을 뿐만 아니라, RTL 모델보다 100배 이상 빠른 시뮬레이션 속도를 달성할 수 있음을 보여 주었다. 그리고, 아키텍처 구조탐색을 통해서 시스템 성능하락의 원인을 파악하고, 대안을 찾아보았다. This paper presents a high-level design methodology applied on an SoC using SystemC. The topic will emphasize on high-level design approach for intensive architecture exploration and verifying cycle accurate SystemC models comparative to real Verilog RTL models. Unlike many high-level designs, we started the project with working Verilog RTL models in hands, which we later compared our SystemC models to real Verilog RTL models. Moreover, we were able to use the on-chip test board performance simulation data to verify our SystemC-based platform. This paper illustrates that in high-level design, we could have the same accuracy as RTL models but achieve over one hundred times faster simulation speed than that of RTL's. The main topic of the paper will be on architecture exploration in search of performance degradation in source.

A mixed-level virtual prototyping environment for SystemC-based design methodology

Park, S.,Yoon, S.,Chae, S.-I. Elsevier 2009 Microelectronics Journal Vol.40 No.7

We propose a flexible mixed-level virtual prototyping environment, where models in different abstraction levels such as transaction level, register-transfer level, and software level can be co-simulated together. In the proposed environment, the designers should capture a transaction level system model before hardware-software partitioning, from which mixed-level virtual prototyping models can be refined with pre-defined and pre-verified communication primitives. We explain several techniques employed in the environment such as ID ports for software template efficiency, abstraction adapters in SystemC for mixed level simulation, and trace-driven simulation for faster performance evaluation. Moreover, transaction level descriptions in SystemC can be compiled and executed as software together with the DEOS, which is an operating system that provides SystemC APIs. We compared the simulation speed of several mixed-level virtual prototypes of a H.264 decoder to show the effectiveness of the proposed environment.

SoC설계의 H/W와 S/W 의 상호동작의 검증을 위한 모델링 방법

이상훈,김진상,조원경 경희-다반 ASIC 설계교육센터 2003 경희-다반 ASIC센터 논문집 Vol.4 No.-

SoC(System On a Chip)같은 복잡한 시스템은 VHDL이나 Verilog같은 RTL수준 모델링 언어로 모델링 하는 것은 매우 복잡하여 많은 개발기간이 필요하다. SystemC는 RTL 수준 모델을 합성 할 수 있을 뿐만 아니라 동작적 수준 모델까지도 합성할 수 있기 때문에 기존의 모델링 방법보다 칩제작 시간을 단축시킬 수 있다. 하지만 동작적 수준 모델을 합성하는 것은 RTL수준보다 최적화 되어 있지 않고, cycle-accurate timing 문제가 발생할 수 있다. 본 논문에서는 3D 적응 comb 필터를 대상으로 동작적 수준과 RTL 수준으로 모델링을 하여 이 두 모델을 합성한 결과를 비교 분석 하였다. 또한 MPEG-4 객체 추출블럭과 SA-DCT를 설계하여 SoC설계 후 가장 빠른 검증시간을 갖는 모델링 방법을 제시한다.

C-to-SystemC 합성기의 설계 및 구현

유명근,송기용,You, Myoung-Keun,Song, Gi-Yong 한국융합신호처리학회 2009 융합신호처리학회 논문지 (JISPS) Vol.10 No.2

본 논문에서는 입력 동작에 대하여 상위수준 합성을 수행한 후, 합성결과를 SystemC 코드로 전환하는 C-to-SystemC 합성기를 설계 및 구현하였다. 구현된 합성기의 처리과정은 C 소스코드로 기술된 입력 동작을 list 스케줄링 알고리즘을 이용하여 스케줄링한 후, 스케줄링 결과에 left-edge 알고리즘을 이용하여 레지스터 할당을 수행한다. 레지스터 할당 정보를 이용하여 합성기는 채널 및 포트와 같은 SystemC 특성들로 표현된 SystemC 모듈의 코드를 최종적으로 생성한다. C-to-SystemC 합성기의 동작은 EWF(elliptic wave filter)의 합성결과인 SystemC 모듈의 코드를 시뮬레이션하여 검증한다. C-to-SystemC 합성기는 SystemC 설계방법론의 모델링단계부터 합성단계에 이르는 툴 체인의 한 부분으로 사용될 수 있으며, 생성된 SystemC 모듈은 C 모듈에 비해 재사용이 용이하고 다른 SystemC 모듈과 SystemC 채널을 통하여 별도의 추가처리 없이 통신할 수 있다. A C-to-SystemC synthesizer which processes the input behavior according to high-level synthesis, and then transforms the synthesis result into SystemC module code is implemented in this paper. In the synthesis process, the input behavioral description in C source code is scheduled using list scheduling algorithm and register allocation is performed using left-edge algorithm on the result of scheduling. In the SystemC process, the output from high-level synthesis process is transformed into SystemC module code by combining it with SystemC features such as channels and ports. The operation of the implemented C-to-SystemC synthesizer is validated through simulating the synthesis of elliptic wave filter in SystemC code. C-to-SystemC synthesizer can be used as a part of tool-chain which helps to implement SystemC design methodology covering from modeling to synthesis.

가상 동기화 기법을 이용한 SystemC 통합시뮬레이션의 병렬 수행

이영민(Youngmin Yi),권성남(Seongnam Kwon),하순회(Soonhoi Ha) 한국정보과학회 2006 정보과학회논문지 : 시스템 및 이론 Vol.33 No.11·12

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다. This paper concerns fast and time accurate HW/SW cosimulation for MPSoC (Multi-Processor System-on-chip) architecture where multiple software and/or hardware components exist. It is becoming more and more common to use MPSoC architecture to design complex embedded systems. In cosimulation of such architecture, as the number of the component simulators participating in the cosimulation increases, the time synchronization overhead among simulators increases, thereby resulting in low overall cosimulation performance. Although SystemC cosimulation frameworks show high cosimulation performance, it is in inverse proportion to the number of simulators. In this paper, we extend the novel technique, called virtual synchronization, which boosts cosimulation speed by reducing time synchronization overhead: (1) SystemC simulation is supported seamlessly in the virtual synchronization framework without requiring the modification on SystemC kernel (2) Parallel execution of component simulatorswith virtual synchronization is supported. We compared the performance and accuracyof the proposed parallel SystemC cosimulation framework with MaxSim, a well-known commercial SystemC cosimulation framework, and the proposed one showed 11 times faster performance for H.263 decoder example, while the accuracy was maintained below 5%.

SystemC 구성요소를 이용한 SystemVerilog 기반 검증환경

오영진,송기용,Oh, Young-Jin,Song, Gi-Yong 한국융합신호처리학회 2011 융합신호처리학회 논문지 (JISPS) Vol.12 No.4

시스템의 복잡도가 증가함에 따라 상위수준 추상화에 기반한 시스템수준 설계 및 하드웨어의 기능적 검증을 위한 방법론의 중요성이 부각되고 있으며, Verilog HDL(Hardware Description Language)에 하드웨어 검증기능이 추가된 SystemVerilog를 이용하는 시스템수준의 기능적 검증방법이 각광받고 있다. SystemVerilog는 Verilog HDL의 확장된 형태로 하드웨어 설계언어와 검증언어의 특징을 모두 포함하나, 다중상속을 허용하지 않는다. 본 논문에서는 SystemVerilog 기반의 검증환경과 다중상속을 허용하는 SystemC 의 구성요소를 SystemVerilog DPI(Direct Programming Interface) 및 ModelSim macro를 이용해 결합한 다중상속이 가능한 검증환경을 구성한다. 다중상속이 허용된 검증환경 시스템은 특정부분을 수정 후 재실행으로 DUT(Design Under Test)의 기능 검증을 쉽게 수행할 수 있으며, OOP(Object Oriented programming) 기법을 이용한 코드의 재사용성이 높아 또 다른 DUT의 동작 검증에 재사용할 수 있다. As a system becomes more complex, a design relies more heavily on a methodology based on high-level abstraction and functional verification. SystemVerilog includes characteristics of hardware design language and verification language in the form of extensions to the Verilog HDL. However, the OOP of System Veri log does not allow multiple inheritance. In this paper, we propose adoption of SystemC to introduce multiple inheritance. After being created, a SystemC unit is combined with a SystemVerilog-based verification environment using SystemVerilog DPI and ModelSim macro. Employing multiple inheritance of SystemC makes a design of a verification environment simple and easy through source code reuse. Moreover, a verification environment including SysemC unit has a benefit of reconfigurability due to OOP.

MAC 계층 소프트웨어의 구현 환경을 제공하기 위한 SystemC 기반의 가상 MCU 모듈의 설계 및 구현

정유진 ( Jeong Yoo Jin ),박수진 ( Park Soo Jin ),이호응 ( Lee Ho Eung ),박현주 ( Park Hyun Ju ) 한국인터넷정보학회 2009 인터넷정보학회논문지 Vol.10 No.6

무선통신 프로토콜의 구현에서 MAC 계층은 하드웨어와 소프트웨어를 결합한 시스템-온-칩으로 출시하는 것이 일반적이다. 하지만 이러한 시스템 개발에서 하드웨어의 개발에 많은 시간이 소요되므로 하드웨어의 개발 완료 이전에 소프트웨어의 개발 및 검증하기 위한 환경이 필요하다. 하드웨어와 소프트웨어의 통합 개발에서 하드웨어는 HDL(Hardware Description Level)을 이용한 RTL(Register Transfer Level) 로의 하드웨어 모델링을 통해서, 소프트웨어는 ISS를 통해 시뮬레이션 환경을 제공할 수 있다. 시스템의 개발 복잡도가 점차 증가함에 따라 기존 RTL(Register Transfer Level) 보다 높은 추상 레벨에서의 모델링을 이용하는 ESL(Electronic System Level) 설계가 이루어지고 있다. ESL 설계는 비시간 모델과 시간 모델로 나눌 수 있다. 본 논문에서는 시간 모델이 아닌 비시간 모델 시뮬레이션을 위한 MCU를 설계 및 구현한다. 제안하는 MCU는 비시간 모델에서 정확한 시간이 요구되는 부분 보다는 시스템의 동작을 쉽고 빠르게 검증함으로써 시스템 설계 초기 단계에 시스템의 최적화뿐만 아니라 설계 완료 시점을 앞당길 수 있다. 또한 운영체제를 구동할 수 있는 MCU 모듈을 설계함으로써 MAC 계층의 소프트웨어 부분을 실시간 운영체제 상에서 구현할 수 있는 환경을 제공할 수 있다. 따라서 본 논문에서는 SystemC 기반의 MCU 모듈과 실시간 운영체제 동작을 지원하는 UC/OS-II 모듈을 제안한다. The development of wireless communication MAC layer is usually released as SoC which is a combination in hardware and software. In this system development environment, an environment for software development and verification is necessary because the hardware development takes a lot of time priori to completion. In integrated development of hardware and software, simulation environment of hardware and software provided by hardware modeling using HDL at RTL and ISS respectively. By increasing the development complexity of system, ESL design modeling systems at higher abstraction level than RTL has already prompted. The ESL design is divided untime model and time model. This paper present design and implementation of MCU for untime model simulation, not time model. Proposed MCU can optimize the system at early step of system development and move up the development completion time by verifying the system function easily and rapidly than part required exact time in untime model. In this paper, we present an MCU module based on SystemC and UC/OS-II Module providing real-time operate system.

SystemVerilog-Based Verification Environment Employing Multiple Inheritance of SystemC

YOU, Myoung-Keun,SONG, Gi-Yong The Institute of Electronics, Information and Comm 2010 IEICE transactions on fundamentals of electronics, Vol.93 No.5

<P>In this paper, we describe a verification environment which is based on a constrained random layered testbench using SystemVerilog OOP. As SystemVerilog OOP technique does not allow multiple inheritance, we adopt SystemC to design components of a verification environment which employ multiple inheritance. Then SystemC design unit is linked to a SystemVerilog-based verification environment using SystemVerilog DPI and ModelSim macro. Employing multiple inheritance of SystemC makes the design phase of verification environment simple and easy through source code reusability without corruption due to multi-level single inheritance.</P>