A snapback‑free reverse‑conducting IGBT with multiple extraction channels

Weizhong Chen,Xuwei Lin,Shun Li,Yao Huang,Yi Huang,Zhengsheng Han 전력전자학회 2022 JOURNAL OF POWER ELECTRONICS Vol.22 No.2

A novel Reverse-Conducting Insulated Gate Bipolar Transistor (RC-IGBT) with Multiple Extraction Channels (MEC) is proposed and investigated. The MEC is characterized by two transistors NPN1 (Nbuffer/Pbarrier/Ncollector), NPN2 (Nbuffer/Pfloat/Npoly) and short Rgap in the collector. The P-Collector, N-Collector, polysilicon and Rgap are shorted together, thus the NPN1, NPN2 and Rgap are parallel with the PNP transistor (Pbody/Nbuffer/Pcollector). At the forward conduction, the unipolar mode is effectively suppressed by the electron barriers P-barrier (the base of the NPN1) and P-float (the base of the NPN2), thus the snapback effect can be completely eliminated. At the turn-off, the electrons are quickly extracted by three channels of the NPN1, NPN2 and Rgap, thus the Eoff can be remarkably decreased. Results show at the same Von of 2.8 V, the Eoff of the MEC RC-IGBT is reduced by 20%, 37%, 45% and 59% compared to AB, FPL, DFS and TOC RC-IGBT, respectively. Therefore the excellent trade-off characteristics with snapback free are achieved.

고전압 정전기 보호용 DDDNMOS 소자의 더블 스냅백 방지를 위한 최적의 이온주입 조건 결정

서용진,Seo, Yong-Jin 한국전기전자학회 2022 전기전자학회논문지 Vol.26 No.3

Process and device simulations were performed to determine the optimal ion implantation conditions to prevent double snapback of high voltage operating DDDNMOS (double diffused drain N-type MOSFET) device for ESD protection. By examining the effects of HP-Well, N^- drift and N⁺ drain ion implantation on the double snapback and avalanche breakdown voltages, it was possible to prevent double snapback and improve the electrostatic protection performance. If the ion implantation concentration of the N^- drift region rather than the HP-Well region is optimally designed, it prevents the transition from the primary on-state to the secondary on-state, so that relatively good ESD protection performance can be obtained. Since the concentration of the N^- drift region affects the leakage current and the avalanche breakdown voltage, in the case of a process technology with an operating voltage greater than 30V, a new structure such as DPS or colligation of optimal process conditions can be applied. In this case, improved ESD protection performance can be realized.

A Non-snapback ESD Protection Clamp Circuit Using Isolated Parasitic Capacitance in a 0.35µm Bipolar-CMOS-DMOS Process

PARK, Jae-Young,KIM, Dae-Woo,SON, Young-Sang,SONG, Jong-Kyu,JANG, Chang-Soo,JUNG, Won-Young The Institute of Electronics, Information and Comm 2011 IEICE transactions on electronics Vol.94e.c No.5

<P>A novel NMOS Electrostatic Discharge (ESD) clamp circuit is proposed for a 0.35µm Bipolar-CMOS-DMOS (BCD) process. The proposed ESD clamp has a non-snapback characteristic because of gate-coupled effect. This proposed ESD clamp circuit is developed without additional components made possible by replacing a capacitor with an isolated parasitic capacitor. The result of the proposed ESD clamp circuit is measured by 100ns Transmission Line Pulse (TLP) system. From the measurement, it was observed that the proposed ESD clamp has approximately 40% lower triggering voltage compared to the conventional gate-grounded NMOS ESD clamp. This is achieved without degradation of the other ESD design key parameter. The proposed ESD clamp also has high robustness characteristics compared to the conventional RC-triggered NMOS ESD clamp circuit.</P>

확장된 드레인을 갖는 EDNMOS 정전기 보호 소자의 최적 이온주입량 결정을 위한 설계 방법론

서용진 대한전자공학회 2023 전자공학회논문지 Vol.60 No.10

본 논문에서는 확장 드레인을 갖는 EDNMOS (extended drain N-type MOSFET) 소자의 정전기 보호 성능의 향상을 위해 2D 매트릭스 조합에 기반한 설계 방법론을 사용하여 더블 스냅백 현상을 방지할 수 있는 최적의 백그라운드 도핑 농도를 결정하였다. 더블 스냅백 현상을 방지하기 위해서 백그라운드 도핑 농도를 높이면 깊은 채널의 형성을 막을 수 있으나, 오히려 접합 브레이크다운 전압이 낮아지는 결과를 초래하므로 이들 파라메터들의 디자인 트레이드 오프(trade off)를 통해 최적의 이온주입량을 결정하는 하는 것이 바람직하다. 따라서 EDNMOS 소자의 정전기 보호 성능을 향상시키기 위해서는 본 논문에서 목표하는 소자 설계 파라메터값을 만족시키는 범위에서 가능한 한 N- 드리프트 이온주입량을 최대한 높게 선택하는 것이 가장 최선의 방법임을 확인할 수 있었다. In this paper, an extended drain N-type MOSFET (EDNMOS) device with an extended drain was designed by process and device simulation to improve the electrostatic discharge (ESD) protection performance of an NMOS device operating at high voltage. A design methodology based on 2D matrix combination was used in order to determine the optimal background doping concentration that can prevent the double snapback phenomenon that has the greatest influence on stable ESD characteristics. In order to prevent the double snapback phenomenon, it is desirable to increase the background doping concentration so as not to form a deep channel, but rather the junction breakdown voltage decreases, so an appropriate design trade-off is required. Therefore, it was found that selecting the N- drift ion implantation dose as high as possible is the best method.

고전압 동작용 I/O 응용을 위해 Counter Pocket Source 구조를 갖도록 변형된 DDD_NSCR 소자의 ESD 보호성능 시뮬레이션

서용진,양준원 한국위성정보통신학회 2016 한국위성정보통신학회논문지 Vol.11 No.4

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므 로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다. ABSTRACT A conventional double diffused drain n-type MOSFET (DDD_NMOS) device shows SCR behaviors with very low snapback holding voltage and latch-up problem during normal operation. However, a modified DDD_NMOS-based silicon controlled rectifier (DDD_NSCR_CPS) device with a counter pocket source (CPS) structure is proven to increase the snapback holding voltage and on-resistance compare to standard DDD_NSCR device, realizing an excellent electrostatic discharge protection performance and the stable latch-up immunity.

Simulation-based P-well design for improvement of ESD protection performance of P-type embedded SCR device

서영진 한국전기전자학회 2022 전기전자학회논문지 Vol.26 No.2

Electrostatic discharge (ESD) protection devices of P-type embedded silicon-controlled rectifier (PESCR) structurewere analyzed for high-voltage operating input/output (I/O) applications. Conventional PESCR standard deviceexhibits typical SCR characteristics with very low-snapback holding voltages, resulting in latch-up problems duringnormal operation. However, the modified device with the counter pocket source (CPS) surrounding N+ sourceregion and partially formed P-well (PPW) structures proposed in this study could improve latch-up immunity byindicating high on-resistance and snapback holding voltage.

DDIC 칩의 정전기 보호 소자로 적용되는 GG_EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘 분석

양준원,김형호,서용진 통신위성ㆍ우주산업연구회 2013 한국위성정보통신학회논문지 Vol.8 No.2

본 논문에서는 고전압에서 동작하는 DDIC(display driver IC) 칩의 정전기 보호소자로 사용되는 GG_EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘이 분석되었다. 이온주입 조건을 달리하는 매트릭스 조합에 의한 수차례의 2차원 시뮬레이션 및 TLP 특성 데이타를 비교한 결과, BJT 트리거링 후에 더블 스냅백 현상이 나타났으나 웰(well) 및 드리프트(drift) 이온주입 조건을 적절히 조절 함으로써 안정적인 ESD 보호성능을 얻을 수 있었다. 즉, 최적의 백그라운드 캐리어 밀도를 얻는 것이 고전압 동작용 정전기보호소 자의 고전류 특성에 매우 중요한 영향을 주는 임계인자(critical factor)임을 알 수 있었다.

NESCR 소자에서 정전기 보호 성능 향상을 위한 최적의 P-Well 구조 설계

양준원,서용진 사단법인 한국위성정보통신학회 2014 한국위성정보통신학회논문지 Vol.9 No.3

An electrostatic discharge (ESD) protection device, so called, N-type embedded silicon controlled rectifier (NESCR), wasanalyzed for high voltage operating I/O applications. A conventional NESCR standard device shows typical SCR-likecharacteristics with extremely low snapback holding voltage, which may cause latch-up problem during normal operation. However, our modified NESCR_CPS_PPW device with proper junction/channel engineering such as counter pocket source(CPS) and partial P-well structure demonstrates highly latch-up immune current-voltage characteristics with high snapbackholding voltage and on-resistance. NESCR 구조의 정전기 보호소자가 고전압 동작용 I/O 응용을 위해 분석되었다. 기존의 NESCR 표준소자는 매우 낮은 스냅백 홀딩전압을 갖는 전형적인 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나 본 연구에서 제안하는 CPS및 부분적으로 형성된 P-well 구조를 갖는 NESCR_CPS_PPW 변형소자는 높은 온-저항과 스냅백 홀딩 전압을 나타내어 래치업면역 능력을 향상시킬 수 있었다.

보로노이 다이아그램을 이용한 일상 모자 개발 연구 - 3D 프린팅 활용을 중심으로 -

김혜은 한국패션디자인학회 2016 한국패션디자인학회지 Vol.16 No.1

3D 프린팅은 제3의 산업혁명을 예고하며, 제조업의 혁명을 가져올 것이라 예상되고 있다. 그러나 패션에서는 프린터 크기, 속도, 소재의 문제로 패션 소품 개발이 주가 되고 있다. 이에 본 연구는 3D 프린팅의 가능성 확대와 상품화를 위해 3D 프린팅을 활용하여 일상생활에 착용 가능한 모자 디자인을 제안하였다. 디자인의 요소로는 조형미와 더불어 프린팅 시간 절약과 견고성을 지녀 3D 프린팅 영역에서 활용도가 높은 보로노이 다이아그램(Voronoi Diagram)을 이용하였다. 3D 프린팅으로 제작된 모자, 보로노이 디자인 제품을 분석하여, 보로노이 패턴의 조형성, 실용성, 조화, 공극의 활용, 입체 구현, 맞춤화의 특성을 디자인에 이용하였다. 대중적인 프린터 방식인 FDM 프린터를 사용하여 모자의 부분 또는 장식을 프린트 해, 니트 비니 1점, 스냅백 1점, 페도라 1점의 총 3점을 제작한 결과는 다음과 같다. 첫째, 형태적으로 모자의 곡선과 보로노이 패턴의 곡선은 자연스럽게 연결 될 수 있었다. 둘째, 패턴의 공극은 다른 소재와의 연결을 용이하게 하였다. 셋째, 출력물의 가벼운 중량과 견고함은 모자의 부분 또는 장식에 모두 적합하였다. 넷째, 프린트의 단단한 소재와 일반 모자 형태와의 결합은 편안한 착용감과 동시에 모자의 입체감과 형태를 살리기에 적합하였다. 다섯째, 컴퓨터 CAD 파일의 변형만으로 디자인의 변형이 용이하였다. 이를 통해 현재의 3D 프린터 개발 상황에서 3D 프린팅 기법과 보로노이 패턴은 기존의 모자 소재와 함께 형태를 잡아주고, 또한 착용감을 높이고 제작 시간 절감함으로써, 실용화에 적합함을 알 수 있었다. 이론 연구와 모자 제작을 통해 본 연구는 3D 프린팅 기법과 보로노이 패턴을 기존의 모자 형태에 접목하여 착용감, 시간, 형태를 보강하는 유용한 방법을 보여 줌으로써, 3D 프린팅 모자 제품의 상용화, 대중화에 기여 할 수 있을 것이다. 3D printing technology is expected to bring about the Third Industrial Revolution and a revolution in manufacturing. However, due to the size and speed of printing along with current printing materials, fashion accessories are mainly developed in the fashion industry. This research proposes an innovative millinery design in order to widen the possibility of usage, popularisation and commercialisation of 3D printing. The Voronoi diagram, a geometrical pattern based on the shortest distance between set points, is used as design inspiration to achieve practicality, aesthetics, and balance, as well as optimise the position of holes, make a 3D model and customise it. A FDM printer is used to achieve these above. Further, 3D printed millinery products using Voronoi patterns are analysed in order to assist designing. In this way, two fedora hats, one hand-knitted beanie, three snapbacks are made, with the following results: firstly, the curve of the hat and the Voronoi pattern are well connected; secondly, the holes in the pattern make other materials connect easily through stitching; thirdly, the lightweight but firmness of 3D printing are suitable for being used in both the body and the decoration of the hat; fourthly, the combination of hard material and wool is good for making a three-dimensional hat shape. Lastly, changes in the design are made easier by changing the CAD file instead of making a new mould. Voronoi pattern 3D printed hats are light but strong and comfortable, requiring shorter production times. They are suitable for commercialisation at the current development stage of 3D printing. Through theoretical research and the practice of 6 millineries, this study can contribute to the commercialisation and popularisation of 3D printing products.

Shared Life in Go an overview

Harry Fearnley 국제바둑학회(구 한국바둑학회) 2005 국제학술대회논문집 Vol.2005 No.1