ATM 망에서 회전 버스 인터페이스 아키텍쳐를 사용한 스위칭 시스템 구조

손승일 湖南大學校 情報通信硏究所 1999 정보통신연구 Vol.9 No.-

In this paper we propose a switch system architecture for buliding ATM networks. ATM network is considered as a method to efficiently support a wide range of all services such as voice, packet data, video, imaging and circuit emulation. Traffic controls and management functions are integrated in overall control scheme. The new switching system architecture is based upon the independency of each functional module as well as the expandability of module blocks. A rotation bus interface unit is used as circuitry arbitrating this architecture. Also the message passing network using rotation bus interface is proposed for transferring the information between each module.

프로세서의 기능 검증에 관한 연구

손승일 호남대학교 정보통신연구소 2000 정보통신연구 Vol.10 No.-

Study on Functional Verification of a Processor In this paper we describe the simulation environment that verifies whether a new microprocessor described with HDL is compatible with an existing microprocessor. The compatibility verification is done by showing that the new microprocessor executes OS(Operating system) program used in the existing microprocessor without any modification of its binary code. This paper describes the method of constructing the verification environment and presents the compatibility verification environment of the x86 microprocessor as the simulation result.

고속 스택 연산을 위한 알고리즘 및 하드웨어 구현에 관한 연구

손승일 호남대학교 산업기술연구소 1998 산업기술연구논문집 Vol.6 No.-

본 논문에서는 파이프라인 구조로 설계된 마이크로프로세서에서 바른 스택 연산을 지원할 수 있는 알고리즘을 제안하고 이를 하드웨어적으로 구성하여 HDL을 이용한 상위 수준에서 검증을 수행하였다. 본 논문에서 제안하는 알고리즘에 의하여 설계를 수행할 경우에는 각각의 스택 연산을 단일 클럭 사이클에 한 개의 스택 연산을 지원하고, 이중 파이프라인에서는 한 클럭 사이클에 2개의 스택 연산을 지원할 수 있다. 제안된 알고리즘을 이용한 스택 연산은 오늘날과 같은 고성능의 마이크로프로세서에 응용할 수 있다. This paper presents an algorithm for supporting the fast stach operation in pipelined microprocessors. The proposed algorithm is implemented in hardware and verified on the behavioral level with HDL. The algorithm makes it possible to complete the basic stack operations, push and pop in a single clock cycle. Furthermore the number of stack operations in a single clock cycle is doubled in 2-way pipeling architecture. The proposed algorithm speeds up the performance of high-end microprocessor application.

데이터 보안 알고리즘에 관한 연구

손승일 호남대학교 정보통신연구소 2001 정보통신연구 Vol.11 No.-

times. Such data teleprocessing runs the risk of making sensitive or valuable information vulnerable to unauthorized access while in storage and transmission. Cryptosystems are used to ensure privacy and authentication of data in computer-communication systems. Data security consists of maintaining fou characteristics : confidentiality, integrity, authentication, and non-repudiation. Rijndael algorithm was announced as the advanced encryption standard instead of DES(Data encryption Standard) in 2000. Rijndael has a variable block length and a variable key length. The block length and key length can be independently specified to 128, 192, or 256-bit. In this paper, 1 implemented Rijndael algorithm and verified the functionality by using VHDL(VHSIC Hardware Description Language). The designed Rijndael block can be applicable in high-speed data communication system supporting an enhanced data security.

효율적인 코드 유닛의 설계에 관한 연구

손승일 호남대학교 산업기술연구소 1999 산업기술연구논문집 Vol.7 No.-

본 논문에서는 효율적인 코드 유닛의 설계를 위한 방안을 제시한다. 설계된 코드 유닛은 마이크로코드 ROM 블록과 다음에 수행될 마이크로코드 루틴의 주소를 발생하는 블록 및 마이크로 프로시듀어의 호출 및 복귀를 효율적으로 지원하는 마이크로스택 블록 및 마이크로 점프를 결정하기 위한 마이크로 점프 테스트 블록과 반복적인 마이크로 명령어 수행을 위해 사용되는 반복 카운터 블록으로 구성된다. 마이크로코드 ROM의 각 벡터는 38비트로 구성되어 있으며, 전체 벡터의 수는 500개로 구성되어 있다. Verilog HDL을 사용하여 각 기능 블록을 기술하여 검증을 수행하였다. 특히 설계된 코드 유닛은 파이프라인의 중지를 최소화하기 위해 코드 ROM 주소와 첫번째 마이크로 명령어를 디코드 단에서 동시에 발생하며. 마이크로코드 ROM에 대해서는 지연 분기를 하도록 설계하였다. This paper presents a method for a design of an efficient code unit. The designed code unit is composed of the microcode ROM block, micro-address block generating the next address of microcode routine to be executed, micro-stack block which supports the call and return of micro-procedure, micro-jump test block which decides the micro-jump, and iteration counter block which is used for execution of iterative microinstructions. The size of mocrocode ROM that stores the control information is 38-bit x 512-word. Each functional block is described and simulated with verilog HDL. Especially, the pipeline stall is minimized by supporting the generation of the first microinstruction and microcode ROM address in decode stage simultaneously. Also delayed branch method is adopted for microcode ROM.

마이크로프로세서 응용을 위한 실행 유닛의 설계

손승일 호남대학교 1999 호남대학교 학술논문집 Vol.20 No.2

In this paper, a execution unit for microprocessor applications is designed. The execution unit is composed of ALU(Arithmetic Logic Unit) and Shifter blocks which are performing the arithmetic and logical operation. Execution unit also includes the flag generation logic that is used for determining the branch. Execution Unit is described with Verilog HDL(Hardware Description Language). Pesudo-verification system that verifies the functionality of the designed unit is modeled. The designed unit is verified by executing various programs under pseudo-verification system. Especially the designed execution unit is applicable as that of a pipelined microprocessor.

32비트 수퍼스칼라 마니크로프로세서 정수 실행 유닛 설계

손승일 호남대학교 산업기술연구소 2000 산업기술연구논문집 Vol.8 No.-

본 논문에서는 기존의 x86계열의 마이크로 프로세서와 호환성을 유지하면서 2개의 명령어를 동시에 처리할 수 있는 32비트 수퍼스칼라 마이크로 프로세서의 정수실행 유닛의 구조를 제안하고 이를 Verilog-HDL(Hardware Description Language)로 기술하여 그 기능을 검증하였다. 두개의 파이프라인을 가진 수퍼스칼라 구조를 이용함에 따라 상호간에 종속성이 없는 간단한 명령어의 경우 한 사이클에 두개의 명령어를 처리할 수 있으며, 여러 사이클이 소요되는 명령어의 경우 하나의 명령어가 두개의 파이프를 모두 사용할 수 있으므로 CPI(Cycle Per Instruction)를 낮출 수 있다. 메모리 엑세스가 필요한 명령어의 경우 마이크로코드를 사용하지 않고 단일 벡터로 처리할 수 있게 하여 명령어가 쌍을 이룰 수 있게 함으로써 성능향상을 보였다. This paper presents the architecture of an Integer execution unit of a 32-bit superscalar microprocessor, which is fully compatible with x86 architecture and can execute two instructions concurrently. Its functions are verified with Verilog-HDL. By adopting the superscalar architecture with dual pipes, simple instructions without dependency are executed simultaneously in one clock cycle. Multi-cycle instructions can be executed using both the dual pipes to reduce the CPI. Instructions that need memory accesses are processed without using microcode. Therefore it uses only one vector and may be paired with other simple instruction.

HDTV TS 패킷 전송을 위한 ATM 적응 레이어의 설계에 관한 연구

손승일 호남대학교 정보통신연구소 2001 정보통신연구 Vol.11 No.-

An improved ATM adaptation layer against the excessive packet loss or packet delay variation when HDTV 75 is transmitted over ATM network, is implemented with FPGA for its behavioral verification. The proposed ATM adaptation layer uses sequence numbering scheme for detection of existence and the location of the cell loss in the 75 packet. The usage of sequence numbering sheme enables the detection of the location of corrupted 75 packet, hence prevents an excessive packet loss and ensures higher packet receive rate at the receiver. The sequence numbering scheme also reduces the packet delay variation originated from cell loss or cell delay in ATM network, hence miss synchronization of HDTV transport stream by packet jitter at the HDTV decoder is prevented. The proposed ATM adaptation layer is modeled using HDL. The modeled AAL is synthesized and Place&Routed using FPGA library. From the result o P&R, Standard Delay File(SDF) is extracted and used for post-layout simulation then the bit file is generated from the resu3ting netlist of post-layout simulation. Generated bit file is downloaded into FPGA and its behavior is verified using logic analyzer.

Performance Evaluation of ATM Switch Structures with AAL Type 2 Switching Capability

Sonh, Seung-Il The Korea Institute of Information and Commucation 2007 Journal of information and communication convergen Vol.5 No.1

In this paper, we propose ATM switch structure including AAL type 2 switch which can efficiently transmit low-bit rate data, even if the network has many endpoints. We simulate the architecture of ATM switch fabric that is modeled in computer program and analyze the performance according to offered loads. ATM switch proposed in this paper can support cell switching for all types of AAL cells which consist of AAL type 1, AAL type 2, AAL type 3/4, and AAL type 5 cells. We propose two switch fabric methods; One supports the AAL type 2 cell processing per input port, the other global AAL type 2 cell processing for every input port. The simulation results show that the latter is superior to the former. But the former has a strong point for easy implementation and extensibility. The proposed ATM switch fabric architecture is applicable to mobile communication, narrow band services over ATM network.

A HDL-based design of a cache controller for portable workstation

Sonh, Seung-il 호남대학교 1998 호남대학교 학술논문집 Vol.19 No.2

본 논문에서는 특히 저전력을 필요로 하는 포터블 웍스테이션용 32 비트 캐쉬 제어기에 대한 HDL(Hardware Description Language) 기반의 설계와 ASIC 구현에 대해 기술하였다. 설계된 캐쉬 제어기는 64 KB의 외장 통합(unified) 캐쉬 메모리를 관리하도록 설계되었다. 또한 외부의 세그먼트/페이지 맵을 지원하도록 설계하였다. 설계된 캐쉬 메모리의 최악 지연 경로는 태그 액세스와 태그 비교를 수행하는 사이클에 존재하며, 이러한 지연 시간은 29.7ns이다. Write through 방식을 효율적으로 지원하기 위해서 2 엔트리 쓰기 버퍼를 첨가하였다. 캐쉬 미스에 기인한 수행 사이클의 수는 단일 엔트리의 pseudo TLB를 사용하여 약 20%까지 줄였다. Pseudo TLB가 사용하지 않을 경우와 비교하여 40%까지의 수행 시간 단축이 가능하였다. 성능 평가를 한 후, ASIC 합성기, 데이터패스 컴파일러, 셀 컴파일러를 사용하여 논리 설계를 수행하였으며, 0.6um 3중 메탈 공정을 사용하여 설계되어 졌다.