ATM 망에서 회전 버스 인터페이스 아키텍쳐를 사용한 스위칭 시스템 구조

손승일 湖南大學校 情報通信硏究所 1999 정보통신연구 Vol.9 No.-

In this paper we propose a switch system architecture for buliding ATM networks. ATM network is considered as a method to efficiently support a wide range of all services such as voice, packet data, video, imaging and circuit emulation. Traffic controls and management functions are integrated in overall control scheme. The new switching system architecture is based upon the independency of each functional module as well as the expandability of module blocks. A rotation bus interface unit is used as circuitry arbitrating this architecture. Also the message passing network using rotation bus interface is proposed for transferring the information between each module.

면적 효율적인 독창적 ATM 스케줄러의 설계

손승일,Sonh Seung-Il 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.4

최근 입력 큐 방식의 ATM 스위치에 관한 연구는 가장 활발한 연구 분야 중의 하나이다. 입력 큐 방식의 스케줄러에 관한 연구에서도 많은 발전이 이루어져 왔으며, 상업적으로 응용되고 있다. 스케줄링 알고리즘은 쓰루풋을 향상시키고, QoS를 만족하면서, 공평하게 서비스를 제공하는 특성을 가져야 한다. 본 논문에서는 입력 큐 방식의 ATM 스위치 패브릭을 효과적이고, 빠르게 중재 할 수 있는 스케줄링 알고리즘의 구현에 관해 연구하였다. 제안한 스케줄러는 랜덤 트래픽에서 100%에 수렴하는 스케줄링 성능을 제공하고 있다. 제안한 알고리즘은 4회의 반복 매칭을 통해서 N 포트 VOQ 스위치의 중재를 완료할 수 있다. 또한 제안한 알고리즘은 가장 널리 사용되는 iSLIP 알고리즘과 비교하였을 경우 1/2의 면적만을 사용하고 구현이 용이한 장점을 가지고 있다. 4회의 반복 매칭을 수행할 경우에는 iSLIP 알고리즘보다 더 우수한 성능을 보여주었다. 제안한 스케줄링 알고리즘은 FPGA로 구현되었으며, 보드 레벨에서 검증되었다. Currently the research on input-queued ATM switches is one of the most active research fields. Many achievements have been made in the research on scheduling algorithms for input-queued ATM switches and also applied in commerce. The scheduling algorithms have the characteristics of improving throughput, satisfying QoS requirements and providing service fairly. In this paper, we studied on an implementation of scheduler which arbirates the input-queued ATM switches efficiently and swiftly. The proposed scheduler approximately provides 100% throughput for scheduling. The proposed algorithm completes the arbitration for N-port VOQ switch with 4-iterative matching. Also the proposed algorithm has a merit for implementing the scheduling algorithm with 1/2 area compared to that of iSLIP scheduling algorithm which is widely used. The performance of the proposed scheduling algorithm is superior to that of iSLIP in 4-iterative matching. The proposed scheduling algorithm was implemented in FPGA and verified on board-level.

10Gbps 이더넷 응용을 위한 MAC 코어의 설계 및 검증

손승일,Sonh Seung-Il 한국정보통신학회 2006 한국정보통신학회논문지 Vol.10 No.5

최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받게 되었다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어를 이용하여 성능평가를 실시하여 내부 FIFO의 크기를 도출하였다. 본 논문에서는 VHDL 언어와 Xilinx ISE 6.2i 툴을 이용하여 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층(Reconciliation Sublayer), 초기설정 블록, 상태전송 블록, XGMII 인터페이스 블록으로 구성되는 10Gbps 이더넷용 MAC(Media Access Control)코어를 설계하여 Model_SIM 5.7G 시뮬레이터를 이용하여 검증하였다. 10Gbps 이더넷의 권고안에서는 10Gbps를 지원하기 위해 64비트 데이터 패스를 갖는 MAC 코어는 156.25MHz를 지원해야 하는데, 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 최대 10.78Gbps의 데이터 처리를 지원한다. 이는 100bps 이상의 고속의 데이터 처리가 요구되는 응용분야에 적합하다. Ethernet has been given a greater attention recently due to tendency of unifying most of transmission technique(not only LAN, but MAN and WAN) to ethernet. Performance evaluation was performed using C language for 10Gbps ethernet Data Link to design the optimum hardware, then internal FIFO size was evaluated. In this paper, MAC core for 10Gbps ethernet which contains high layer interface, transmit engine, flow control block, receive engine, reconciliation sublayer, configuration block, statistics block, and XGMII interface block was designed using VHDL language and Xilinx 6.2i tool and verified using Model_SIM 5.7G simulator. According to the specification of 10Gbps ethernet, MAC core with 64-bit data path should support 156.25MHz in order to support 10Gbps. The designed MAC core that process 64-bit data, operates at 168.549MHz and hence supports the maximum 10.78Gbps data processing. The designed MAC core is applicable to an area that needs a high-speed data processing of 10Gbps or more.

H.264/AVC 인코더용 파이프라인 방식의 변환 코딩 및 양자화 코어 연구

손승일,Sonh, Seung-Il 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.1

H.264/AVC can use three transforms depending on types of residual data which are to be coded. H.264/AVC always executes $4{\times}4$ DCT transform. In $16{\times}16$ intra mode only, $4{\times}4$ Hadamard transform for luma DC coefficients and $2{\times}2$ Hadamard transform for chroma DC coefficients are performed additionally. Quantization is carried out to achieve further data compression after transform coding is completed. In this paper, the hardware implementation for DCT transform, Hadamard transform and quantization is studied. Especially, the proposed architecture adopting the pipeline technique can output a quantized result per clock cycle after 33-clock cycle latency. The proposed architecture is coded in Verilog-HDL and synthesized using Xilinx 7.1i ISE tool. The operating frequency is 106MHz at SPARTAN3S-1000. The designed IP can process maximum 33-frame at $1920{\times}1080$ HD resolution. H.264/AVC는 부호화되는 잉여 데이터의 유형에 따라 3개의 변환을 사용할 수 있다. $4{\times}4$ DCT 변환은 항상 수행되며, $16{\times}16$ 인트라 모드인 경우에는 추가적으로 휘도 DC 계수에는 $4{\times}4$ 하다마드 변환을 수행하고, 색체 DC 계수에는 $2{\times}2$ 하다마드 변환을 수행한다. 변환 코딩을 완료한 이후에 한층 더한 데이터 압축을 위해 양자화가 수행된다. 본 논문에서는 H.264/AVC에 중요한 역할을 하는 DCT 변환, 하다마드 변환 및 양자화에 대한 하드웨어적인 구현에 대해 연구하였다. 특히 파이프라인 기법을 적용하여 33클럭의 대기지연시간 이후에는 매 클럭 당 1개의 양자화된 결과를 출력할 수 있는 아키텍쳐를 제안하였다. 제안한 아키텍쳐는 Verilog HDL로 코딩되고, Xilinx 7.1i ISE툴을 사용하여 합성하고 검증하였다. 합성 결과 SPARTAN3S-1000 디바이스에서 동작 주파수는 106MHz이다. $1920{\times}1080$ HD 영상 프레임의 경우 최대 33프레임을 처리할 수 있다.

프로세서의 기능 검증에 관한 연구

손승일 호남대학교 정보통신연구소 2000 정보통신연구 Vol.10 No.-

Study on Functional Verification of a Processor In this paper we describe the simulation environment that verifies whether a new microprocessor described with HDL is compatible with an existing microprocessor. The compatibility verification is done by showing that the new microprocessor executes OS(Operating system) program used in the existing microprocessor without any modification of its binary code. This paper describes the method of constructing the verification environment and presents the compatibility verification environment of the x86 microprocessor as the simulation result.

블록 암호 HIGHT를 위한 암·복호화기 코어 설계

손승일,Sonh, Seung-Il 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.4

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다. A symmetric block cryptosystem uses an identical cryptographic key at encryption and decryption processes. HIGHT cipher algorithm is 64-bit block cryptographic technology for mobile device that was authorized as international standard by ISO/IEC on 2010. In this paper, block cipher HIGHT algorithm is designed using Verilog-HDL. Four modes of operation for block cipher such as ECB, CBC, OFB and CTR are supported. When continuous message blocks of fixed size are encrypted or decrypted, the desigend HIGHT core can process a 64-bit message block in every 34-clock cycle. The cryptographic processor designed in this paper operates at 144MHz on vertex chip of Xilinx, Inc. and the maximum throughput is 271Mbps. The designed cryptographic processor is applicable to security module of the areas such as PDA, smart card, internet banking and satellite broadcasting.

SPI-4.2 인터페이스 코어의 설계

손승일 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.6

시스템 패킷 인터페이스 4레벨 2단계(System Packet Interface Leve14 Phase 2)는 10Gbps 이더넷응용 뿐만 아니라, OC-192 대역폭의 ATM 및 POS를 통한 패킷 또는 셀 전송을 위한 물리계층과 링크계층 소자간의 인터페이스이다. SPI-4.2 코어는 전송 인터페이스 블록과 수신 인터페이스 블록으로 구성되어 있으며, 전이중 통신을 지원한다. 전송부는 사용자 인터페이스로부터 64비트의 데이터와 14비트의 헤더 정보를 비동기 FIFO에 쓰고, PL4 인터페이스를 통해 DDR 데이터를 전송한다. 그리고 수신부의 동작은 전송부와 역으로 동작한다. 전송부와 수신부는 캘런더 메모리를 컨피규레이션함으로서 최대 256개의 채널 지원이 가능하고, 대역폭 할당을 제어할 수 있도록 설계하였다 DIP-4 및 DIP-2 패리티 생성 및 체크를 자동적으로 수행하도록 구현하였다. 설계된 코어는 자일링스 ISE 5.li 툴을 이용하여 VHDL언어를 사용하여 기술하였으며, Model_SIM 5.6a를 이용하여 시뮬레이션 하였다. 설계된 코어는 라인당 720Mbps의 데이터 율로 동작하였다. 따라서 총 11.52Gbps의 대역폭을 지원할 수 있다. SPI-4.2 인터페이스 코어는 기가비트/테라비트 라우터, 광학 크로스바 스위치 및 SONET/SDH 기반의 전송 시스템에서 라인카드로 사용할 경우 적합할 것으로 사료된다. System Packet Interface Level 4 Phase 2(SPI-4.2) is an interface for packet and cell transfer between a physical layer(PHY) device and a link layer device, for aggregate bandwidths of OC-192 ATM and Packet Over Sonet/SDH(POS), as well as 10Gbps Ethernet applications. SPI-4.2 core consists of Tx and Rx modules and supports full duplex communication. Tx module of SPI-4.2 core writes 64-bit data word and 14-bit header information from the user interface into asynchronous FIFO and transmits DDR(Double Data Rate) data over PL4 interface. Rx module of SPI-4.2 core operates in vice versa. Tx and Rx modules of SPI-4.2 core are designed to support maximum 256-channel and control the bandwidth allocation by configuring the calendar memory. Automatic DIP4 and DIP-2 parity generation and checking are implemented within the designed core. The designed core uses Xilinx ISE 5.li tool and is described in VHDL Language and is simulated by Model_SIM 5.6a. The designed core operates at 720Mbps data rate per line, which provides an aggregate bandwidth of 11.52Gbps. SPI-4.2 interface core is suited for line cards in gigabit/terabit routers, and optical cross-connect switches, and SONET/SDH-based transmission systems.

크로스바 스위치 스케쥴러 iSLIP 알고리즘에서 우선권 인코더의 구현 방안

손승일 한국인터넷정보학회 2001 인터넷정보학회지 Vol.2 No.4

H.264/AVC용 병렬 디블록킹 필터의 아키텍처에 관한 연구

손승일,김원삼,Sonh, Seung-Il,Kim, Won-Sam 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.4

H.264/AVC는 블록킹 현상을 제거하기 위해 디블록킹 필터를 채용한 영상 이미지의 압축을 위한 새로운 국제 표준이다. 본 논문에서는 H.264/AVC에 존재하는 디블록킹 필터의 효율적인 아키텍처를 제안한다. 이웃한 $4{\times}4$ 블록사이의 데이터 종속성을 이용하여 메모리의 사용량을 줄이고, 디블록킹 필터 처리의 쓰루풋을 향상시켰다. 수평 필터링과 수직 필터링을 병렬로 수행함으로써 기존의 디블록킹 필터와 비교할 때 1.75에서 4.23배까지 성능을 향상시켰다. 따라서 본 논문에서 제안한 아키텍처는 고해상도 비디오 응용의 실시간 디블록킹을 수행할 수 있을 것으로 예견된다. H.264/AVC is a new international standard for the compression of video images, in which a deblocking filter has been adopted to remove blocking artifacts. This paper proposes an efficient architecture of deblocking filter in H.264/AVC. By making good use of data dependence between neighboring $4{\times}4$ blocks, the memory size is reduced and the throughput of the deblocking filter processing is increased. Compared to the conventional deblocking filters, the proposed architecture enhances the performance of deblocking filter processing from 1.75 to 4.23 times. Hence the proposed architecture is able to perform real-time deblocking of high-resolution($2048{\times}1024$) video applications.

B-ISDN용 ATM AAL 계층의 구현 기술

손승일,김형교 한국인터넷정보학회 2002 인터넷정보학회지 Vol.3 No.3