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소프트웨어 스트리밍 기술을 활용한 서버기반 컴퓨팅에 관한 연구
박형구(Hyung-Gu Park),김한국(Han-Gook Kim) 한국엔터테인먼트산업학회 2008 한국엔터테인먼트산업학회 학술대회 논문집 Vol.2 No.2
소프트웨어를 실행시키기 위해서는 기본적으로 자신의 PC에 인스톨이라는 소프트웨어 설치과정을 거쳐야만, 해당 소프트웨어를 PC에서 실행할 수 있게 된다. 하지만 소프트웨어 산업에서 관련 정보기술이 발전하고 네트워크 성능이 크게 향상됨에 따라, 소프트웨어 사용 방식에도 다양한 형태가 나타나게 되었으며, 이러한 형태의 대표적인 예가 ASP(Application Service Provider)의 등장이라고 할 수 있다. 이를 가능하게 하는 요소 기술에는 여러 가지가 존재하는데, 본 연구에서는 컴퓨터상에서 수행에 필요한 최소한의 응용 소프트웨어를 중앙 서버로부터 분산 가상페이징 기술로 자동으로 끌어 와서 사용하는 소프트웨어 스트리밍 서비스기술에 있어서 PageFault Interrupt Routine Hooking 방식을 응용한 새로운 개념의 소프트웨어 스트리밍 시스템 구현을 제안하였다.
들기작업 시 몸통각도와 상완각도가 작업부담에 미치는 영향에 관한 연구
장성록 ( Seong Rok Chang ),박형구 ( Hyung Gu Park ) 한국안전학회 2009 한국안전학회지 Vol.24 No.4
It is well-known that lifting capacity of a worker is influenced by body posture during the task. When a task analyst make use of RULA and REBA Trunk and upper arm angles are recorded in a separate item. It means that the interaction between the angles of two body segments may be ignored in a final score. The NLE(NIOSH Lifting Equation) has been used to supplement this problem. However, there is no study to validate the result of RWL (Recommended Workload Limit) under the existence of interactions between trunk and upper arm angles. The goal of this study was to assess the effect of the interaction between trunk and upper arm angles. Three responses, including NMVC(normalized maximum voluntary contraction), RWL(Recommended Weight Limit) and subjective judgment in psychophysical method (Borg`s scale), were recorded according to the combinations of three trunk angles and nine upper arm angles. The results showed that lifting capacity is highly influenced by interaction of two body segments(trunk and upper arm). It means that the task workload has to be analyzed along with the interaction of trunk angles and upper arm angles when the task analyst assesses potential risk factors on the postures. This study may be able to be a fundamental study to develop an assessment method for lifting task analyses according to body postures.
김홍진(Hongjin Kim),박형구(Hyung-Gu Park),이주형(Joo-Hyung Lee),이강윤(Kang-Yoon Lee) 제어로봇시스템학회 2012 제어로봇시스템학회 합동학술대회 논문집 Vol.2012 No.7
This paper presents the high efficiency receiver IC for wireless power transfer application. The active rectifier is designed to have the wide input dynamic range since the input power level strongly depends on the distance between the power transmitter and receiver. The efficiency of the DC-DC converter and LDO is improved by reducing the quiescent power consumption. This chip is implemented in 0.35 μm CMOS and the die are is 5 mm x 2.5 mm.
2세대 AiPi+ 용 DLL 기반 저전력 클록-데이터 복원 회로의 설계
박준성(Joon-Sung Park),박형구(Hyung Gu Park),김성근(Seong Geun Kim),부영건(Young Gun Pu),이강윤(Kang-Yoon Lee) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.4
본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ㎛ 공정으로 제작되었으며 면적은 660 ㎛ x 250 ㎛이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ㎰, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 ㎽ 이다. In this paper, we presents a CDR circuit for 2nd-generation AiPi+, one of the Intra-panel Interface. The speed of the proposed clock and data recovery is increased to 1.25 Gbps compared with that of AiPi+. The DLL-based CDR architecture is used to generate the multi-phase clocks. We propose the simple scheme for frequency detector (FD) to mitigate the harmonic-locking and reduce the complexity. In addition, the duty cycle corrector that limits the maximum pulse width is used to avoid the problem of missing clock edges due to the mismatch between rising and falling time of VCDL's delay cells. The proposed CDR is implemented in 0.18 ㎛ technology with the supply voltage of 1.8 V. The active die area is 660 ㎛ x 250 ㎛, and supply voltage is 1.8 V. Peak-to-Peak jitter is less than 15 ㎰ and the power consumption of the CDR except input buffer, equalizer, and de-serializer is 5.94 ㎽.
생체 의학 정보 수집이 가능한 실리콘 비드용 가변적인 속도 클록 데이터 복원 회로 설계
조성훈(Sung-Hun Cho),이동수(Dong-Soo Lee),박형구(Hyung-Gu Park),이강윤(Kang-Yoon Lee) 한국산업정보학회 2015 한국산업정보학회논문지 Vol.20 No.4
이 논문은 블라인드 오버샘플링(Blind Oversampling) 기법을 이용한 가변적인 속도 클록 데이터 복원 회로 설계에 관한 내용을 제시하고 있다. 클록 데이터 복원 회로는 기본적으로 클록 복원과 데이터 복원 회로로 구성되어 있다. 클록 복원 회로는 넓은 범위를 가지는 전압 제어 발진기(Wide Range VCO)와 밴드 선택(Band Selection) 기법을 복합적으로 사용하여 구현하였고 데이터 복원 회로는 머저리티 보팅(Majority Voting) 방식을 이용하는 디지털 회로로 제안하여 저전력 및 작은 면적으로 구성하였다. 넓은 범위를 가지는 전압 제어 발진기와 데이터 복원회로를 디지털로 구현함으로써 저전력으로 가변적인 속도 클록 데이터 복원회로 구현이 가능하였다. 설계된 회로는 약 10bps에서 2Mbps 범위에서 동작한다. 전체 전력 소비는 1MHz 클록에서 약 4.4mW의 전력을 소비한다. 공급전압은 1.2V 이며 제작된 코어의 면적은 120 μm x 75 μm 이고 0.13 μm CMOS 공정에서 제작되었다. In this paper, variable rate CDR(Clock and Data Recovery) circuit adopting blind oversampling architecture is presented. The clock recovery circuit is implemented by using wide range voltage controlled oscillator and band selection method and the data recovery circuit is designed to digital circuit used majority voting method in order to low power and small area. The designed low power variable clock and data recovery is implemented by wide range voltage controlled oscillator and digital data recovery circuit. The designed variable rate CDR is operated from 10 bps to 2 Mbps. The total power consumption is about 4.4mW at 1MHz clock. The supply voltage is 1.2V. The designed die area is 120 μm x 75 μm and this circuit is fabricated in 0.13 μm CMOS process.