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PLC 시스템을 위한 CMOS Analog Front-End 설계
부영건(Young Gun Pu),김진경(Jin Kyoung Kim),정지훈(Ji Hoon Jung),고동현(Dong Hyun Ko),이강윤(Kang-Yoon Lee) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
This paper presents a Full-CMOS single-chip for Power Line Communication(PLC) systems. To achieve the low power operation and the low cost, the Analog Front-End is designed with Full-CMOS 0.25㎛ technology. In the Rx part, the Pre-Amp and Programmable Gain Amplifier (PGA) is designed to have a wide dynamic range and gain control range because the signal from the power line is variable depending on the distance. In the Tx part, the proposed Line Driver can drive the power line without external driving circuits composed of BJT and diode device. This chip is fabricated with 0.25㎛ CMOS technology, and the die area is 3.2㎜ × 3.2㎜. The power consumption is 25㎽ at 3.0V supply voltage in Rx mode, and 325㎽ at Tx mode, respectively.
넓은 출력 전압 범위를 갖는 위상동기루프를 위한 저전압 Charge Pump 회로 설계
부영건(Young Gun Pu),고동현(Dong Hyun Ko),김상우(Sang Woo Kim),박준성(Joon Sung Park),이강윤(Kang-Yoon Lee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.8
본 논문에서는 UWB PLL charge pump 의 충/방전 전류오차를 최소화하기 위한 회로를 제안하였다. Common-gate 와 Common-source 증폭기를 추가한 피드백 전압 조정기를 구성하여 높은 응답성을 가지는 charge pump를 설계하였다. 제안한 회로는 넓은 동작 영역을 갖으며, 낮은 전원 전압으로도 뛰어난 성능을 보인다. 본 회로는 1.2V 공급 전압과 IBM 0.13㎛ CMOS 공정으로 집적되었다. 설계의 효율성을 평가하기 위해 참고 논문의 다른 회로와 성능을 대조하였다. In this paper, a new circuit is proposed to minimize the charging and discharging current mismatch in charge pump for UWB PLL application. By adding a common-gate and a common-source amplifier and building the feedback voltage regulator, the high driving charge pump currents are accomplished. The proposed circuit has a wide operation voltage range, which ensures its good performance under the low power supply. The circuit has been implemented in an IBM 0.13㎛ CMOS technology with 1.2V power supply. To evaluate the design effectiveness, some comparisons have been conducted against other circuits in the literature.
0.18 ${\mu}m$ CMOS 공정을 이용한 SoC용 정전 용량형 멀티 채널 터치 센싱 ASIC의 설계
남철,부영건,박준성,홍성화,허정,이강윤,Nam, Chul,Pu, Young-Gun,Park, Joon-Sung,Hong, Seong-Hwa,Hur, Jeong,Lee, Kang-Yoon 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.4
본 논문은 SoC 응용에 가능한 멀티 채널 용량형 터치 센서 유닛과 간단한 공통프로세스 유닛, 스위치 어레이를 포함하여 C-T 방법으로 터치 입력을 처리하는 ASIC을 제안하였다. 본 터치 센서 ASIC은 작은 전류와 칩 면적의 장점을 갖는 C-T 변환 방식에 기반 하여 설계하였으며, 최소 센싱 해상도는 한 카운터 당 41 fF이며, 외부 부품 없이 동작하기 위해 내부 발진기 및 LDO 레귤레이터, $I^2C$를 내장하였다. 본 ASIC은 0.18 um CMOS공정으로 구현되어 있으며, 1.8 V와 3.3 V 전원을 사용한다. 전체 소비 전력은 60 uA이고, 면적은 0.26 $mm^2$이다. This paper presents a multi-channel capacitive touch sensing unit for SoC applications. This unit includes a simple common processing unit and switch array to detect the touch sensing input by capacitive-time(C-T) conversion method. This touch sensor ASIC is designed based on the Capacitive-Time(C-T) conversion method to have advantages of small current and chip area, and the minimum resolution of the unit is 41 fF per count with the built-in sensing oscillator, LDO regulator and $I^2C$ for no additional external components. This unit is implemented in 0.18 um CMOS process with dual supply voltage of 1.8 V and 3.3 V. The total power consumption of the unit is 60 uA and the area is 0.26 $mm^2$.
An Efficient Coarse Tuning Scheme for Fast Switching Frequency Synthesizer in PHS Applications
박도진,정성규,김진경,부영건,정지훈,이강윤,Park Do-Jin,Jung Sung-Kyu,Kim Jin-Kyung,Pu Young-Gun,Jung Ji-Hoon,Lee Kang-Yoon The Institute of Electronics and Information Engin 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.9
본 논문에서는 PHS 어플리케이션에서 새로운 Coarse Toning 기법을 사용한 빠른 스위칭의 CMOS 주파수 합성기를 기술하였다. 제안한 Coarse Tuning 방법은 Phase Noise와 Lock-Time을 최적화하기 위해 LC-VCO의 적절한 Tuning Capacitances를 선택하는 것이다. 이를 바탕으로 측정된 Lock-Time은 약 $20{\mu}s$ 이고, Phase Noise는 600kHz의 offset에서 -121dBc/Hz이다. 칩은 $0.25{\mu}m$ CMOS 공정으로 제작하였고, 면적은 $0.7mm{\times}2.1mm$ 이다. 소비전력은 2.7V 공급 전압 하에서 54mW 이다. This paper presents a fast switching CMOS frequency synthesizer with a new coarse tuning scheme for PHS applications. The proposed coarse tuning method selects the optimal tuning capacitances of the LC-VCO to optimize the phase noise and the lock-time. The measured lock-time is about $20{\mu}s$ and the phase noise is -121dBc/Hz at 600kHz offset. This chip is fabricated with $0.25{\mu}m$ CMOS technology, and the die area is $0.7mm{\times}2.1mm$. The power consumption is 54mW at 2.7V supply voltage.
A CMOS Complex Filter with a New Automatic Tuning Method for PHS Application
고동현,박도진,정성규,부영건,이강윤,Ko, Dong-Hyun,Park, Do-Jin,Jung, Sung-Kyu,Pu, Young-Gun,Lee, Kang-Yoon The Institute of Electronics and Information Engin 2007 電子工學會論文誌-CI (Computer and Information) Vol.44 No.10
이 논문에서는 PHS용 new automatic tuning 방법을 가지는 baseband complex bandpass filter를 제안하였다. DC offset 문제를 해결하기 위한 Low_IF 구조로 CMOS로만 집적된 PHS용 수신기를 설계하였다. ACS 특성을 만족시키기 위해 3차 Chebyshev complex filter를 이용하여 baseband를 선택할 수 있는 filter를 설계하였다. 새롭게 제시한 Comer frequency tuning 방법은 공정의 변화에 보상을 해주는 방식이고, MOS 스위치에 의한 노이즈 레벨을 감소시킨다. 이 filter는 CMOS 0.35um 공정이며, 전력소모는 12mW였다. This paper presents a baseband complex bandpass filter for PHS applications with a new automatic tuning method. The full-CMOS PHS transceiver is implemented by adopting the Low-IF architecture to overcome the DCoffset problems. To meet the Adjacent Channel Selectivity (ACS) performance, the 3rd-order Chebyshev complex bandpass filter is designed as the baseband channel-select filter. The new corner frequency tuning method is proposed to compensate the process variation. This method can reduce the noise level due to MOS switches. The filter was fabricated using a 0.35{\mu}m$ CMOS process, and the power consumption is 12mW.
0.18 ㎛ CMOS 공정을 이용한 SoC용 정전 용량형 멀티 채널 터치 센싱 ASIC의 설계
남철(Chul Nam),부영건(Young-Gun Pu),박준성(Joon-Sung Park),홍성화(Seong-Hwa Hong),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.4
본 논문은 SoC 응용에 가능한 멀티 채널 용량형 터치 센서 유닛과 간단한 공통프로세스 유닛, 스위치 어레이를 포함하여 C-T 방법으로 터치 입력을 처리하는 ASIC을 제안하였다. 본 터치 센서 ASIC은 작은 전류와 칩 면적의 장점을 갖는 C-T 변환 방식에 기반 하여 설계하였으며, 최소 센싱 해상도는 한 카운터 당 41 fF이며, 외부 부품 없이 동작하기 위해 내부 발진기 및 LDO 레귤레이터, I²C를 내장하였다. 본 ASIC은 0.18 ㎛ CMOS공정으로 구현되어 있으며, 1.8 V와 3.3 V 전원을 사용한다. 전체 소비 전력은 60 ㎂이고, 면적은 0.26 ㎟이다. This paper presents a multi-channel capacitive touch sensing unit for SoC applications. This unit includes a simple common processing unit and switch array to detect the touch sensing input by capacitive-time(C-T) conversion method. This touch sensor ASIC is designed based on the Capacitive-Time(C-T) conversion method to have advantages of small current and chip area, and the minimum resolution of the unit is 41 fF per count with the built-in sensing oscillator, LDO regulator and I²C for no additional external components. This unit is implemented in 0.18 ㎛ CMOS process with dual supply voltage of 1.8 V and 3.3 V. The total power consumption of the unit is 60 ㎂ and the area is 0.26 ㎟.
0.13㎛ CMOS 공정을 이용한 UWB용 Wide Swing Charge Pump 회로 설계
박도진(Do Jin Park),부영건(Young Gun Pu),고동현(Dong Hyun Ko),이강윤(Kang-Yoon Lee) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
In this paper, a new circuit is proposed to minimize the charging and discharging current mismatch in PLL charge pump. The proposed circuit has a wide operation voltage range, which ensures its good performance under very low power supply. The circuit has been implemented in an IBM 0.13㎛ CMOS technology with 1.2V power supply. To evaluate the design effectiveness, comparisons have been conducted against other circuits in the literature.
고해상도 저전력 SAR ADC의 면적 최적화를 위한 타이밍 레지스터 구조 설계
민경직(Kyung Jik Min),김주성(Ju Sung Kim),조후현(Hoo Hyun Cho),부영건(Young Gun Pu),허정(Jung Hur),이강윤(Kang-Yoon Lee) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.8
본 논문에서는 고해상도 저전력 SAR 타입 ADC(아날로그 디지털 변환기)의 면적을 획기적으로 줄이기 위해서 역 다중화기(Demultiplexer)와 카운터 (Counter)를 이용하는 타이밍 레지스터 (Timing register) 구조를 제안하였다. 전통적으로 사용되는 쉬프트 레지스터에 기반을 둔 타이밍 레지스터 구조는 해상도가 증가될수록 면적이 급격하게 증가하고, 또한 잡음의 원인이 되는 디지털 소비 전력도 증가되는 반면, 제안하는 구조는 해상도 증가에 따른 에러 보정 회로의 면적과 소비 전력 증가를 줄일 수 있다. 0.18 ㎛ CMOS 공정을 이용하여 제작하였으며, 제안한 타이밍 레지스터 구조를 이용하여, 기존 구조 대비 5.4배의 면적 감소와 디지털 전력 최소화의 효과를 얻을 수 있었다. 설계한 12 비트 SAR ADC는 11 비트의 유효 비트 (ENOB), 2 ㎽ (기준전압 생성 블록 포함)의 소비전력과 1 MSPS의 변환 속도를 보였으며, 레이아웃 면적은 1㎜ x 1㎜ 이었다. In this paper, a timing register architecture using demultiplexer and counter is proposed to reduce the area of the high resolution SAR type analog to digital converter. The area and digital power consumption of the conventional timing register based on the shift register is drastically increased, as the resolution is increased. On the other hand, the proposed architecture results in reduction of the area and the power consumption of the error correction logic of the SAR ADC. This chip is implemented with 0.18 ㎛ CMOS process. The area is reduced by 5.4 times and the digital power consumption is minimized compared with the conventional one. The 12 bits SAR ADC shows ENOB of 11 bits, power consumption of 2 ㎽, and conversion speed of 1 MSPS. The die area is 1㎜ x 1㎜.