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- 저자 : 조태원 ( Tae-won Jo ) (검색결과 8 건)
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자기조정 이중구동 경로를 가진 새로운 저전력 CMOS 버퍼
배효관,류범선,조태원,Bae, Hyo-Gwan,Ryu, Beom-Seon,Jo, Tae-Won 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.2
본 논문은 단락회로 전류를 없애기 위한 CMOS 버퍼회로에 대한 것이다. 최종 구동소자는 풀-업 PMOS와 풀-다운 NMOS로 구성하고 이를 구동하기 위해 두가지 경로를 입력신호로 선택되도록 하였다. 이러한 기법으로 최종 구동회로가 짧은 시간동안 tri-state가 되어 단락회로 전류를 차단하였다. 모의 실험결과 전원전압 3.3V에서 전력-지연 곱을 기존의 Tapered 버퍼[1]와 비교하여 약 42% 줄일 수 있었다 A new CMOS buffer removing short-circuit power consumption is proposed. The gate-driving signal of the pull-up(pull-down) transistor at the output is controlled by delayed internal signal to get tri-state output momentarily by shunting off the path of the short-circuit current. The SPICE simulation results verified the operation of the proposed buffer and showed the enhancement of the power-delay product at 3.3V supply voltage about 42% comparing to the conventional tapered CMOS buffer(1).
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전원전압 감지기 및 가변 구동력을 가진 쓰기 구동기에 의한 저전력 SRAM 실현
배효관,류범선,조태원,Bae, Hyo-Gwan,Ryu, Beom-Seon,Jo, Tae-Won 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.2
본 논문은 전원전압 감지기와 소비전력이 적은 SRAM 쓰기 구동기에 대한 것이다. 전원전압 감지기는 전원전압이 기준전압보다 높을 때는 하이, 낮을 때는 로우를 발생한다. 쓰기 구동기는 쓰기 사이클에서 동작 전류를 줄이기 위해 가변 구동력을 가진 이중 크기 구조를 사용하였다. 전원전압 감지 결과에 따라 로우일 경우에는 두개의 구동기를 동작하게 하여 기존과 구동능력이 같고 하이일 경우에는 한개의 구동기만 동작하여 전류를 반으로 흘리도록 하여 저전력을 구현하였다. 0.6㎛ 3.3v/5v, CMOS 모델 파라메타를 가지고 모의 실험한 결과, 제안한 SRAM회로는 Vcc=3.3V에서 기존과 비교하여 전력소모를 22.6%, PDP(Power- delay-product)를 12.7% 감소한 결과를 보였다. This paper describes a supply voltage detector and SRAM write driver circuit which dissipates small power. The supply voltage detector generates high signal when supply voltage is higher than reference voltage, but low signal when supply voltage is lower than reference voltage. The write driver utilizes two same-sized drivers to reduce operating current in the write cycle. In the case of lower supply voltage comparing to Vcc, both drivers are active the same as conventional write driver, while in the case of high Vcc only one of two drivers are active so as to deliver the half of the current. As a result of simulation using 0.6${\mu}{\textrm}{m}$ 3.3v/5v, CMOS model parameter, the proposed SRAM scheme shows a 22.6% power reduction and 12.7% PDP reduction at Vcc=3.3V, compared to the conventional one.
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P/G블록을 가진 ALU에서 글리치 전파제거에 의한 저전력 실현
류범선,이성현,이기영,조태원,Ryu, Beom-Seon,Lee, Seong-Hyeon,Lee, Gi-Yeong,Jo, Tae-Won 대한전자공학회 2001 電子工學會論文誌-SD (Semiconductor and devices) Vol.38 No.1
This paper presents a new ALU architecture to minimize glitching power consumption which is appeared in the conventional one with P(carry propagation)/G(carry generation) blocks. In general, A lot of glitches generated once are propagating into the next stage of circuits to make unnecessary power dissipation. Therefore, a new ALU architecture which removes the glitches at the output of P/G blocks is presented in this paper. If a lot of glitches at the output of P/G blocks are removed, then the signal transitions caused by glitches are reduced in the sum generation block and hence power consumption is also reduced. A latch is inserted into the conventional P/G blocks to remove the glitches at the output of P/G blocks. Latch enable signal can make a role in eliminating a lot of glitches at the P/G's outputs by controlling output enable time. Experimental results from HSPICE simulations with implementing 16-b ALU show 28% reduction in glitching power consumption with negligible delay penalty. 본 논문에서는 기존의 P(캐리전파)/G(캐리발생) 블록을 가진 ALU구조에서 발생되는 글리칭 전력소모를 최소화시킨 새로운 구조에 대해서 기술한다. 일반적으로 회로에서 발생되는 많은 글리치가 다음 단 회로로 전파될 때, 필요 없이 많은 전력소모가 발생된다. 따라서 본 논문에서는 ALU의 P/G 블록에서 발생되는 글리치를 제거하는 구조를 제안하였다. P/G블록에서 글리치가 제거되면 다음 단인 Sum 발생 블록에서 글리치에 의한 신호천이가 줄어들고, 이에 따라 전력소모가 줄어든다. P/G 블록의 출력 단에 발생되는 글리치 제거를 위해, 기존의 P/G블록내에 래치를 삽입하였다. 래치의 인에이블 신호는 P/G블록의 출력 인에이블 시간을 제어함으로써, P/G블록의 출력 단의 글리치를 제거시키는 역할을 한다. 16비트 ALU를 구현하여 HSPICE로 모의 실험한 결과, 제안한 구조는 지연시간의 증가가 거의 없으면서 약 28%의 글리칭 전력소모가 감소되었다.
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홍성수 ( Hong Seong Soo ),조태원 ( Jo Tae Won ),박현찬 ( Park Hyun Chan ),김진수 ( Kim Jin Soo ),염승호 ( Yeom Seung Ho ) 한국구조물진단유지관리공학회 2017 한국구조물진단유지관리공학회 학술발표대회 논문집 Vol.21 No.1
In the case of a railway bridge where the ratio of live load to fixed load is relatively large, one of the main factors that dominate the bridge life is the fatigue phenomenon that occurs due to long-term accumulation by live load. Therefore, evaluating and constantly maintaining the fatigue life of cables in cable-supported bridges is an important item in ensuring the safety of bridges over their lifetime.
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정하태 ( Jung Ha-tae ),조태원 ( Tae-won Jo ),유덕용 ( Deok Yong Yu ) 한국구조물진단유지관리공학회 2021 한국구조물진단유지관리공학회 학술발표대회 논문집 Vol.25 No.1
교량에서 사용되는 앵커볼트는 콘크리트와 강재를 연결하는 접합부에 자주 사용되며, 콘크리트 타설 전후를 기준으로 설치시기에 따라 선/후설치 앵커로 구분된다. 앵커볼트는 설치시기에 상관없이 기본적으로 접합부에 작용하는 인장, 압축, 전단, 휨응력에 대한 충분한 저항성을 유지하고 있어야만 한다. 하지만 설계/시공/환경적 요인으로 인해 제기능을 발휘하지 못하고 유지관리 시 앵커볼트 손상이 빈번하게 발생된다. 이에 본 논문은 교량에 적용된 다양한 앵커볼트 손상사례를 분석하여 향후 유사사례 발생 시 조사방법 및 보수 방안의 기초 자료로 활용하고자 한다.
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정하태 ( Jung Ha-tae ),조태원 ( Tae-won Jo ),유덕용 ( Deok Yong Yu ) 한국구조물진단유지관리공학회 2021 한국구조물진단유지관리공학회 학술발표대회 논문집 Vol.25 No.1
교량에서 사용되는 앵커볼트는 콘크리트와 강재를 연결하는 접합부에 자주 사용되며, 콘크리트 타설 전후를 기준으로 설치시기에 따라 선/후설치 앵커로 구분된다. 앵커볼트는 설치시기에 상관없이 기본적으로 접합부에 작용하는 인장, 압축, 전단, 휨응력에 대한 충분한 저항성을 유지하고 있어야만 한다. 하지만 설계/시공/환경적 요인으로 인해 제기능을 발휘하지 못하고 유지관리 시 앵커볼트 손상이 빈번하게 발생된다. 이에 본 논문은 교량에 적용된 다양한 앵커볼트 손상사례를 분석하여 향후 유사사례 발생 시 조사방법 및 보수 방안의 기초 자료로 활용하고자 한다.
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승/감산 연산방법의 개선 및 PTL회로설계 기법을 이용한 저전력 MAC의 구현
심기학,오익균,홍상민,유범선,이기영,조태원,Sim, Gi-Hak,O, Ik-Gyun,Hong, Sang-Min,Yu, Beom-Seon,Lee, Gi-Yeong,Jo, Tae-Won 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.4
시스템 설계의 각 단계에서 저전력 설계기법을 적용하여 8×8+20비트의 MAC을 설계하였다. 알고리듬레벨에서는 MAC의 중요한 명령어 중의 하나인 승/감산연산을 위한 하드웨어의 설계에서 기존의 방식에 비하여 트랜지스터를 감소할 수 있는 새로운 기법을 제안하였으며, 회로 레벨에서는 동일한 로직을 CMOS로 구현한 경우보다 PDP(power-delay-product) 측면에서 우수한 성능을 가지는 NMOS pass-transistor 로직으로 구성된 새로운 Booth 셀렉터 회로를 제안하였다. 구조 레벨에서 최종단 덧셈기는 전력소모, 동작속도, 면적, 설계 규칙성 측면에서 가장 우수한 ELM 덧셈기를 사용하였고, 레지스터는 비트당 트랜지스터의 수가 적은 동적 CMOS 단일모서리 천이 플립플롭을 적용하였다. 동작속도를 높이기 위한 방법으로는 2단 파이프라인 구조를 적용했으며, Wallace 트리 블록에 고속 4:2 압축기를 이용하였다. 0.6㎛ 단일폴리, 삼중금속 CMOS 공정으로 설계된 MAC은 모의실험 결과 곱셈 연산시 최대 200㎒ 3.3V에서 35㎽의 전력을 소모하였고, MAC 연산시 최대 100㎒에서 29㎽의 전력을 소모하였다. An 8$\times$8+20-bit MAC is designed with low power design methodologies at each of the system design levels. At algorithm level, a new method for multipl $y_tract operation is proposed, and it saves the transistor counts over conventional methods in hardware realization. A new Booth selector circuit using NMOS pass-transistor logic is also proposed at circuit level. It is superior to other circuits designed by CMOS in power-delay-product. And at architecture level, we adopted an ELM adder that is known to be the most efficient in power consumption, operating frequency, area and design regularity as the final adder. For registers, dynamic CMOS single-edge triggered flip-flops are used because they need less transistors per bit. To increase the operating frequency 2-stage pipeline architecture is adopted, and fast 4:2 compressors are applied in Wallace tree block. As a simulation result, the designed MAC in 0.6${\mu}{\textrm}{m}$ 1-poly 3-metal CMOS process is operated at 200MHz, 3.3V and consumed 35㎽ of power in multiply operation, and operated at 100MHz consuming 29㎽ in MAC operations, respectively.ly.
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