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CAD를 이용한 1차원 MOS · LSI GATE 배열의 방법
조중휘,정정화,임인칠 한국정보과학회 1982 한국정보과학회 학술발표논문집 Vol.9 No.1
본 논문에서는 MOS · LSI layout 방식중의 하나인 1차원 MOS array layout 방식의 chip 면적을 최소화하는 문제의 해를 구하는 방법을 제안한다. 배열하고자 하는 MOS gates 의 leftmost 와 rightmost 에 신호선의 입 · 출력을 표시하는 virtual gate gl과 gr 을 각각 설정하여 각 gate 의 관통선수를 최소로 함으로써 horizontal track 수를 최소로 하는 heuristic algorithm 을 제안하고, 실제의 예를들어 비교 설명함으로써 본 논문에서 제안한 algorithm 의 유효성을 확인한다. This paper gives a heuristic method to minimize -chip area in one-dimensional logic gate arrays using MOS units. Let G=(g_l, g₁,g₂,‥‥,g_n, g_r,) be the set of gates, where g_l, and g_r, are boundary gates representing the signal lines to be extracted to the left and to the right, respectively. An heuristic algorithm for seeking an optimal order of gates to minimize the number of necessary horizontal tracks with a minimization of straight connector number of gates is presented. And examples are also shown so as to reveal a efficiency of this algorithm.
다층 LSI에 있어 Single-Row Routing Algorithm
조중휘,정정화,임인칠,Jo, Joong-Hwi,Jeong, Jeong-Hwa,Im, In-Chil 대한전자공학회 1984 전자공학회지 Vol.21 No.4
In the design of digital system, designers use multi-layer LSI to connect all signal sets between circuit modules. This paper suggests how to minimize upper street congestions and lower congestions in the single-row routing, a routing method of multi-layer LSI. This paper suggests the heuristic algorithm which minimize upper street congestions and lower street congestions by suggesting interval graph and relational operator and finding out of the order of signal sets The algorithm was implemented on a VAX-11/780 computer and illustrated by means of examples.