http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
다결정 실리콘 박막 트랜지스터를 이용한 $0.5{\mu}m$ 급 SONOS 플래시 메모리 소자의 개발 및 최적화
김상완,서창수,박유경,지상엽,김윤빈,정숙진,정민규,이종호,신형철,박병국,황철성,Kim, Sang Wan,Seo, Chang-Su,Park, Yu-Kyung,Jee, Sang-Yeop,Kim, Yun-Bin,Jung, Suk-Jin,Jeong, Min-Kyu,Lee, Jong-Ho,Shin, Hyungcheol,Park, Byung-Gook,Hwang, Ch 대한전자공학회 2012 전자공학회논문지 Vol.49 No.10
본 연구에서는 $0.5{\mu}m$ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage($V_{th}$) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다. In this paper, a poly-Si thin film transistor with ${\sim}0.5{\mu}m$ gate length was fabricated and its electrical characteristics are optimized. From the results, it was verified that making active region with larger grain size using low temperature annealing is an efficient way to enhance the subthreshold swing, drain-induced barrier lowering and on-current characteristics. A SONOS flash memory was fabricated using this poly-Si channel process and its performances are analyzed. It was necessary to optimize O/N/O thickness for the reduction of electron back tunneling and the enhancement of its memory operation. The optimized device showed 2.24 V of threshold voltage memory windows which coincided with a well operating flash memory.
PDA 처리에 따른 Al₂O₃ 박막의 interface trapped charge에 의한 hump 현상 감소에 관한 연구
지상엽(Sang-Yeop Jee),서창수(Chang-Su Seo),김윤빈(Yun-Bin Kim),정숙진(Suk-Jin Jeong),박신근(Sin-Keun Park),정재영(Jae-Ryoung Jung),김장현(Jang-Hyun Kim),이종호(Jong-Ho Lee),황철성(Cheol-Seong Hwang) 대한전자공학회 2015 대한전자공학회 학술대회 Vol.2015 No.6
We studied the hump phenomenon reduction of AI₂O₃ film using the PDA (Post Deposition Annealing) process. In order to confirm it, we fabricated MOS (Metal Oxide Silicon) capacitor using AI₂O₃ gate insulator, which was deposited by ALD (Atomic layer deposition). Based on the C-V (Capacitance-Voltage) measurement result, hump, which is attributed to near interface traps, was observed in low frequency. We also observed that the hump of AI₂O₃ film is removed through the PDA process.