http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
3D NAND Flash Memory의 극도로 좁은 V<SUB>th</SUB> 분포에 대한 Random Telegraph Noise 영향 조사
안상민(Sangmin Ahn),신형철(Hyungcheol Shin) 대한전자공학회 2023 대한전자공학회 학술대회 Vol.2023 No.6
We investigated the influence of random telegraph noise (RTN) on advanced multibit solution technology for achieving higher bit density in 3D NAND flash memory. Our simulations revealed that in Incremental Step Pulse Programming (ISPP) with low Vstep for achieving a narrow distribution, RTN has an even greater impact on the distribution. Thus, to achieve an extremely narrow distribution, it is necessary to reduce the magnitude of RTN.
SiGe p-FinFET의 C-V 특성을 이용한 평균 계면 결함 밀도 추출과 Terman의 방법을 이용한 검증
김현수(Hyunsoo Kim),서영수(Youngsoo Seo),신형철(Hyungcheol Shin) 대한전자공학회 2015 전자공학회논문지 Vol.52 No.4
고주파에서 이상적인 커패시턴스-전압 곡선과 결함이 존재하여 늘어진 커패시턴스-전압 곡선을 SiGe p-FinFET 시뮬레이션을 이용하여 보였다. 두 곡선이 게이트 전압 축으로 늘어진 전압 차이를 이용하여 평균적인 계면 결함 밀도를 구할 수 있었다. 또한 같은 특성을 이용하는 Terman의 방법으로 에너지에 따른 계면 결함 밀도를 추출하고, 동일한 에너지 구간에서 평균 값을 구하였다. 전압 차이로 구한 평균 계면 결함 밀도를 Terman의 방법으로 구한 평균값과 비교하여, 두 방법의 결과가 거의 비슷한 평균 계면 결함 밀도를 나타낸다는 것을 검증하였다. Ideal and stretch-out C-V curve were shown at high frequency using SiGe p-FinFET simulation. Average interface trap density can be extracted by the difference of voltage axis on ideal and stretch-out C-V curve. Also, interface trap density(Dit) was extracted by Terman"s method that uses the same stretch-out of C-V curve with interface trap characteristic, and average interface trap density was calculated at same energy level. Comparing the average interface trap density, which was found by method using difference of voltage, with Terman"s method, it was verified that the two methods almost had the same average interface trap density.
65 ㎚ CMOS 기술을 적용한 20 ㎓ 이하의 1 단 저잡음 증폭기 설계
셴예호(Yehao Shen),이재홍(Jaehong Lee),신형철(Hyungcheol Shin) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.6
20 ㎓ 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 ㎚ RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화 하였다. 만일 13 ㎓ 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 ㎓ 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 ㎓ 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다. One-stage low noise amplifier (LNA) using 65 ㎚ RF CMOS technology below 20 ㎓ is designed to find the optimal bias voltage and optimal width of input transistor so that the maximum figure of merit (FoM) has been achieved. If the frequency is higher than 13 ㎓, the amplifier needs two-stage to achieve the higher gain. If the frequency is lower than 5 ㎓, one additional capacitor between gate and source should be added to control the power under the limitation. This paper summarizes one-stage LNA overall performances below 20 ㎓ and this approach can also be applied to other CMOS technology of LNA designs.