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JPEG 2000 부동소수점 연산용 Filter의 SoC 설계 및 구현
장종권,Chang Jong-Kwon 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.3
JPEG 2000 알고리즘은 기존의 정지영상 압축 PEG 알고리즘에서 발생하는 블록화 현상의 문제점을 해결하였지만, 압축 율과 이미지 복원율을 높이기 위한 과정이 복잡해 졌고 부동소수점의 연산 시간이 많이 걸리는 단점을 가지고 있다. 이 단점을 보완하기 위하여 본 논문은 JPEG 2000 알고리즘의 부동소수점 연산이 많은 필터 부분을 하드웨어로 구현하였다. 이 DWT Filter[1] 칩은 Daubechies 9/7 filter[6]을 기반으로 설계되었고 성능과 크기(반도체 숫자)를 최적화하기 위해서 3 단계 파이프라인 시스템으로 구성되었다. 본 논문에서 설계한 Filter는 소프트웨어로 구현된 것보다 부동 소수점의 연산에서 7배 정도 성능이 향상되었다. JPEG 2000 is used as an alternative to solve the blocking artifact problem with the existing still image compression JPEG algorithm. However, it has shortcomings such as longer floating point computation time and more complexity in the procedure of enhancing the image compression rate and decompression rate. To compensate for these we implemented with hardware the JPEG 2000 algorithm's filter part which requires a lot of floating point computation. This DWT Filter[1] chip is designed on the basis of Daubechies 9/7 filter[6] and is composed of 3-stage pipeline system to optimize the performance and chip size. Our implemented Filter was 7 times faster than software based Filter in the floating point computation.
ASIC에 실장되는 다중 RAM 모듈 테스트룰 위한 BIST 회로 생성기의 구현
장종권,Chang, Jong-Kwon 한국정보처리학회 1998 정보처리논문지 Vol.5 No.6
ASICDP 내장된 다중 RAM Module의 테스트를 위하여 BIST(Built-In Self Test)기법을 이용한 내장형 다중 RAM Module용 범용 BIST 생성기를 설계하였다. 본 논문에서 제안한 범용 BIST 생성기는 주어진 Embedded RAM 모듈의 사양과 적용되는 테스트 알고리듬에 따라 이에 부합되는 BIST 회로를 VHDL 코드로 자동 생성하는 설계 자동화 도구로서, 각 모듈 단위로 설계되어 회로의 추가 개발 및 재사용이 가능하다. 뿐만 아니라, Serial Interfacing 기법을 사용하여 부가적인 핀 수를 줄였으며, BIST 회로 공유 기법의 도입으로다중 RAM 테스트 시 다양한 사양의 RAM 테스트에 적용이 쉽도록 설계하였다. In this paper we propose a generic BIST builder for the Embedded Multiple HAM modules in ASICs, The BlST circuitry is automatically generated according to the specification of the target RAM Modules and the applying test algorithms to them. The lJIST is designed using the TOP-DOWN technique and, thus, has the several advantages in the area of the selection of test algorithm, the development of the circuitry, and the reuse of the circuitry, In addition, we have modified the existing serial interiacing approach to obtain smaller additional BlST circuitry and higher fault coverage and better B1ST sharing of the target RAM Modules in ASICs.
CAD : VLSI 회로용 범용 자동 패턴 생성기의 설계 및 구현 기법
장종권(Chang Jong Kwon) 한국정보처리학회 1995 정보처리학회논문지 Vol.2 No.3
In this paper we propose a design and implementation technique of a universal automatic test pattern generator(UATPG) which is well suited for VLSI digital circuits. UATPG is designed to extend the capabilities of the existing ATPG and to provide a convenient environment to computer-aided design(CAD) users. We employ heuristic techniques in line justification and fault propagation for functional gates during test pattern generation for a target fault. In additions, this flip-flops associated with design for testability(DFT) are exploited for pseudo PIs and pseudo POs to enhance the testabilities of VLSI circuits. As a result, UATPG shows a good enhancement in convenient usage and performance.
고속 통신 시스템의 신호충실성 향상을 위한 선로 설계 방법론 및 Backplane Boards Testing를 위한 BIST 설계
장종권 ( Jong Kwon Chang ) 한국정보처리학회 2000 정보처리학회논문지 Vol.7 No.4
The operation frequency of High-speed Communication System becomes very fast with the advanced technology of VLSI chips and system implementation. There may exist various types of noise sources degrading the signal integrity in this system. The present main system is made of backplane, so faults can be brought whenever a board is removed, replaced or added. This backplane boards testing is a very important process to verify the operation of system. firstly, we model the effects of the internal noises in the High-speed Communication System to the signal line and propose a new design method to minimize these effects. For the design methodology, we derive the characterization value for each mode land them construct the optimal simulation model. We compare the result of own proposing method with that fo the existing methods, through simulation and show that the quality of High-speed Communication System is significantly enhanced. Secondary our proposing BIST for the Backplane Boards Testing is designed to guarantee that there is no fault in the high-speed communication system.
ASIC에 실장되는 다중 RAM 모듈 테스트를 위한 BIST 회로 생성기의 구현
장종권(Chang Jong Kwon) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.6
In this paper we propose a generic BIST builder for the Embedded Multiple RAM module in ASICs. The BIST circuitry is automatically generated according to the specification of the target RAM Modules and the applying test algorithms to them. The BIST is designed using the TOP-DOWN technique and, thus, has the several advantages in the area of the selection of test algorithm, the development of the circuitry, and the reuse of the circuity. In addition, we have modified the existing serial interfacing approach to obtain smaller additional BIST circuitry and higher fault coverage and better BIST sharing of the target RAM Modules in ASICs.
On a Logical Path Design for Optimizing Power-delay under a Fixed-delay Constraint
이승호,장종권,Lee, Seung-Ho,Chang, Jong-Kwon Korea Information Processing Society 2010 정보처리학회논문지 A Vol.17 No.1
Logical Effort의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 설계조건에서 회로의 면적이나 전력의 최소화를 도출할 수 있는 논리 경로를 설계하는데 약점도 있다. 이 논문에서는 균형 지연 모형을 제안하고 이 방법을 기반으로 논리경로에서 전력-지연 효율성을 최적화하는 기법을 제안하고자 한다. 본 논문의 기법을 사용하여 8-input AND 게이트의 3가지 서로 다른 설계 회로를 모의 시험한 결과 기존 Logical Effort의 기법보다 약 40%정도 전력 소비의 효율성이 향상되었다. Logical Effort is a simple hand-calculated method that measures quick delay estimation. It has the advantage of reducing the design cycle time. However, it has shortcomings in designing a path for minimum area or power under a fixed-delay constraint. In this paper, we propose an equal delay model and, based on this, a method of optimizing power-delay efficiency in a logical path. We simulate three designs of an eight-input AND gate using our technique. Our results show about 40% greater efficiency in power dissipation than those of Logical Effort method.