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이윤혁,박성호,서영호,김동욱,Lee, Yoon-Hyuk,Park, Sung-Ho,Seo, Young-Ho,Kim, Dong-Wook 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.2
본 논문은 이전 논문들에서 제안한 고속 홀로그램 생성기 구조의 입출력을 분석하여 가상의 마스터(Virtual Master, VM)를 구현하여 홀로그램 생성기의 입출력 신호 패턴을 생성하고, 이를 이용하여 AXI(Advanced eXtensible Interface)기반의 시스템과 연동하여 메모리 접근에 대한 분석하였다. 또한 메모리에 맵핑방법을 통하여 메모리 접근 시 레이턴시를 줄이는 방법을 제안하고 구현한 시스템을 통하여 메모리 접근에 대하여 분석하였다. 제안한 메모리 맵핑 방법을 통하여 분석하였을 때 약 3배 가량 행 활성화(Activation)을 줄여 레이턴시를 줄일 수 있었다. In this paper we analysis for in out signal by previous study and implement virtual master that generate CGH processor signals. Also, we propose memory address mapping. By constructing the system model of our method and by analyzing the latencies according to the memory access methods in a system including our model and several other models, the low-latency memory access method has been obtained. The proposed method is reduce number of activation in DRAM.
다수의 프로세싱 유닛 처리를 위한 범용 메모리 제어기의 구조
이윤혁,서영호,김동욱,Lee, Yoon-Hyuk,Seo, Young-Ho,Kim, Dong-Wook 한국정보통신학회 2011 한국정보통신학회논문지 Vol.15 No.12
본 논문은 다수의 프로세싱 유닛의 데이터 처리할 수 있는 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 마스터들의 요구 신호를 받아 순서에 맞추어서 데이터 충돌 없이 메모리에 전송하는 역할을 한다. 구현된 메모리 제어기는 마스터 인터페이스, 마스터 중재기, 메모리 인터페이스, 메모리 가속기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였다. In this paper, we implemented a memory controller which can accommodate data processing blocks. The memory controller is arbitrated by the internal arbiter which receives request signals from masters and sends grant and data signals to masters. The designed memory controller consists of Master Interface, Master Arbitrator, Memory Interface, Memory accelerator. It was designed using VHDL, and verified using the memory model of SAMSING Inc. For FPGA synthesis and verification, Quartus II of ATERA Inc. was used. The target device is Cyclone II. For simulation, ModelSim of Cadence Inc was used.
디지털 홀로그램 생성을 위한 FPGA 기반의 고성능 하드웨어 설계
이윤혁(Yoon-Hyuk Lee),서영호(Young-Ho Seo),김동욱(Dong-Wook Kim) 한국방송·미디어공학회 2011 한국방송공학회 학술발표대회 논문집 Vol.2011 No.11
본 논문에서는 기존의 CGH수식을 이용하여 병렬화된 고성능의 CGH 생성 시 발생하는 다량의 데이터를 효율적으로 처리하기 위해 병목현상을 제거하는 하드웨어 구조를 제안한다. 하나의 가로줄에 해당하는 공통항을 연산한 후 이 값으로 임의의 가로줄에 대한 홀로그램 화소 값을 구하며 공통항과 가로줄에 해당하는 모든 업데이트 항은 객체의 모든 광원에 대하여 계산을 한다. 이 구조는 최종 홀로그램이 한 가로줄에 연산이 끝날 때 마다 생성되기 때문에 이전 연구에서 최종 홀로그램이 한번에 생성되는 구조에 비하여 병목 현상을 줄여서 동영상 홀로그램 생성에 효율적이다.