韓國의 共產圈과의 經濟交流에 있어 美ㆍ日의 役割

李基榮(Lee Kie-Young) 한국국제정치학회 1988 國際政治論叢 Vol.27 No.2

UNIPOLAR 소자에서 잡음전류의 자기상관함수에 대한 해석적 모델링

이기영(Lee Kie Young) 충북대학교 산업과학기술연구소 1998 산업과학기술연구 논문집 Vol.12 No.2

N/A

UNIPOLAR 소자에서 잡음전류식에 대한 모델링

이기영(Lee Kie Young) 충북대학교 산업과학기술연구소 1999 산업과학기술연구 논문집 Vol.13 No.1

N/A

반도체 소자에서 임피던스필드의 시간영역 해석

이기영 ( Kie Young Lee ) 충북대학교 산업과학기술연구소 2012 산업과학기술연구 논문집 Vol.26 No.1

The effect of real loads on the drain noise current is first analyzed to obtain the correct impedance field of MOSFETs operated in saturation region. The behavior in time domain of channel charge carriers defined by local noise current source needs to be analyzed in saturated MOSFETs with loads. The physical role of the velocity saturation region is shown to be very effective in the determination of the drain noise current. As a result the thermal noise generated in velocity saturation region is also showen not to be negligible for short channel devices operated in deep saturation region. The technology dependency of the thermal noise of short channel device can be explained on the basis of the present analysis.

Halo 구조를 갖는 MOSFET 소자의 열잡음특성에 대한 해석

이기영 ( Kie Young Lee ) 충북대학교 산업과학기술연구소 2013 산업과학기술연구 논문집 Vol.27 No.1

Anomalous thermal noise behaviors in halo MOSFETs rarely reported up to now are observed. It is shown that various thermal noise phenomena are possible in halo MOSFET devises depending on the pocket implantation condition, which is introduced to define the halo regions. The effects of the halo region on the thermal noise are analyzed in order to investigate the physical mechanism giving rise to a probable increase in the thermal noise of the halo devices. Regionally distinctive body effect is found to be responsible to the abnormal noise phenomena in halo MOSFETs operating in the linear region.

BiCMOS공정 N-MOSFET 소자의 1/f 잡음특성

구회우,이기영,Koo, Hoe-Woo,Lee, Kie-Young 한국전기전자학회 1999 전기전자학회논문지 Vol.3 No.2

SPICE잡음모델식 및 그 모델변수들의 특성을 조사하기 위하여, BiCMOS공정으로 제조된 NMOS소자에서 1/f 잡음을 측정하여 기존에 발표된 1/f 잡음의 실험결과 및 모델들과 비교해 보았다. 일반적으로 알려진 드레인 잡음전류의 전력밀도 스펙트럼 $S_{Id}$의 게이트 바이어스 의존도 및 드레인 전압에 따른 그 특성이 본 연구의 n-MOSFET소자에서도 측정되었다. 등가게이트 전압잡음전력밀도 $S_{Vg}$의 바이어스 의존도도 채널의 길이가 비교적 길 때에는 이론 및 실험적으로 알려진 결과와 대체적으로 일치하나, 짧은 채널에서는 $S_{Id}$ 및 $S_{Vg}$에 관한 기존 모델들의 적용이 타당하지 않았다 그러므로 본 논문에서는 서로 상이한 잡음모델들을 비교해서 본 연구의 시료소자인 BiCMOS공정에 적용 가능한 1/f 잡음모델을 모색하였다. To investigate SPICE noise model and the behavior of its parameters, 1/f noise of NMOS devices fabricated by BiCMOS process is measured and compared to the various noise models and measured results. For the long channel devices, bias dependence of the drain current noise power spectral density $S_{Id}$ of NMOS is similar to the previous results. Equivalent gate noise power spectral density $S_{Vg}$ shows weak dependence on the gate and drain voltages in long channel NMOS as the previous results. However, it is shown that most of published noise models are difficult to apply to short channel devices. Therefore, in this study, with comparison of our experimental results, we have tried to find the model of 1/f noise, appropriate for our NMOS device fabricated by BiCMOS process.

Halo 구조의 MOSFET에서 이동도 감소 현상

이병헌,이기영,Lee Byung-Heon,Lee Kie-Young 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.4

소오스와 드레인 근처에 포켓이온이 주입된 halo구조의 MOSFET에서 전송자의 이동도 감소는 포켓이온주입의 조건에 따라 이온화된 불순물의 증가에 따른 쿨롱(Coulomb) 산란율의 증가에 의한 이동도의 감소량보다 큰 이동도의 감소가 관측될 수 있다. 게이트 바이어스에 대한 이동도의 특성변화도 기존의 일차적인 쿨롱산란의 증가효과에 의한 해석과 비교하여 상이한 결과가 나타날 수 있음이 실험적으로 확인되고 있다. 본 연구에서는 포켓이온 주입에 의하여 쿨롱산란원이 되는 유효불순물 농도의 증가에 따른 일차적인 이동도의 감소효과를 벗어난 이동도 특성을 분석하여 이동도의 감소현상을 일반적으로 설명할 수 있는 개선된 해석적 모델을 제시하였다. 해석적인 결과를 도출하기 위하여 일차원 영역구분의 근사방법을 적용한 결과, 포켓이온 주입에 의하여 포논산란율 및 표면산란율(surface roughness scattering rate)의 증가도 이동도감소에 기여함이 보여 졌다. 채널의 전송자분포가 드레인 전류에 영향을 미치게 되므로 포켓이온에 의해 유발된 전송자분포의 효과를 분석하여 유효이동도가 추가적으로 감소함을 확인하였다. The increased effective impurity due to the pocket ion implantation is well blown to give rise to a reduction of the effective mobility of halo MOSFETs. However, further decrease of the effective mobility can be observed in pocket implanted MOSFETs above the mobility reduction due to the Coulomb impurity scattering and the gate bias dependency of the effective mobility can also differ from the simple model describing the mobility behavior in terms of the effective impurity. Phonon scattering and surface scattering as well as impurity Coulomb scattering are also shown to be effective in the degradation of the carrier mobility of pocket implanted MOSFETs. Using the 1-D regional approximation the effect of the distribution of the inversion charge density along the channel on the drain current is investigated. The inhomogeneous channel charge distribution due to pocket implantation is also shown to contribute to the further reduction of the effective mobility in halo MOSFETs.

BJT 베이스 분산저항의 1/f 잡음특성에 관한 연구

구회우,이기영,Koo, Hoe-Woo,Lee, Kie-Young 한국전기전자학회 1999 전기전자학회논문지 Vol.3 No.2

J noise component due to base spreading resistance ${\gamma}_{bb}$ of bipolar junction transistors fabricated by BiCMOS process is experimentally analyzed. The analysis of equivalent noise circuit for common collector shows that output 1/f noise value is purely generated from ${\gamma}_{bb}\;when\;g_m^{-1}-{\gamma}_{bb}-R_B$ is closely to zero. From the $S^{1/f}_{Irbb}=K_fI_b{^{A_1}}/f$, we fine that $A_f=2,\;K_f{\simeq}5{\times}10^{-9}$. And Hooge constant ${\alpha}$ values are in the order, of 10$^{-3}$. BiCMOS 공정으로 제조된 바이폴라 트랜지스터의 베이스 분산저항 ${\gamma}_{bb}$에서 발생되는 1/f 잡음을 실험 적으로 분석하였다. 공통컬렉터 잡음등가회로의 해석으로부터 $g_m^{-1}-{\gamma}_{bb}-R_B$값이 매우 작을 때는 출력측에서의 1/f 잡음은 순수하게 ${\gamma}_{bb}$에서 발생되는 잡음임을 실험을 통해서 확인할 수 있었다. $S^{1/f}_{Irbb}=K_fI_b{^{A_1}}/f$에서 $A_f=2,\;K_f{\simeq}5{\times}10^{-9}$를 얻었다. 그리고 Hooge상수 ${\alpha}$ 값은 ${\sim}10^{-3}$ 범위로 추출되었다.

수평 구조의 MOS-controlled Thyristor에서 채널 길이 및 불순물 농도에 의한 Anode 전류 특성

정태웅,오정근,이기영,주병권,김남수,Jeong, Tae-Woong,Oh, Jung-Keun,Lee, Kie-Young,Ju, Byeong-Kwon,Kim, Nam-Soo 한국전기전자재료학회 2004 전기전자재료학회논문지 Vol.17 No.10

The latch-up current and switching characteristics of MOS-Controlled Thyristor(MCT) are studied with variation of the channel length and impurity concentration. The proposed MCT power device has the lateral structure and P-epitaxial layer in substrate. Two dimensional MEDICI simulator is used to study the latch-up current and forward voltage-drop from the characteristics of I-V and the switching characteristics with variation of impurity concentration. The channel length and impurity concentration of the proposed MCT power device show the strong affect on the anode current and turn-off time. The increase of impurity concentration in P and N channels is found to give the increase of latch-up current and forward voltage-drop.

Switched Capacitance 감소를 통한 저전력 16비트 ALU 설계

유범선,이중석,이기영,조태원,Ryu, Beom-Seon,Lee, Jung-Sok,Lee, Kie-Young,Cho, Tae-Won 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.1

본 논문에서는 새로운 16비트 저전력 ALU(Arithmetic Logic Unit) 구조 및 회로를 제안하여 트랜지스터 레벨로 설계, 제작 및 테스트하였다. 설계한 ALU는 16개의 명령어를 수행하며 2단계 파이프라인 구조를 가진다. 제안한 ALU는 switched capacitance를 줄이기 위해 논리연산시에는 덧셈기가 스위칭하지 않도록 하였으며, P(propagation)블록의 출력을 듀얼버스(dual bus)구조로 하였다. 또한 이와 같은 ALU구조를 위한 새로운 효율적인 P 및 G(generation)블록을 제안하였다. 그 외에 저전력 실현을 위하여 ELM덧셈기, 이중모서리 천이 플립플롭double-edge triggered flip-flop) 및 조합형 논리형태(combination of logic style)을 사용하여 ALU를 구현하였다. 모의실험결과, 제안한 구조는 기존의 구조$^{[1.2]}$에 비교하여 수행되는 산술연산의 사용횟수에 대하여 논리연산의 사용횟수가 증가할수록 전력감축의 효과가 증가하였다. 수행되는 산술연산 대 논리연산의 전형적인 비율을 7:3이라고 가정할 때, 제안한 구조는 기존 구조에 비해서 12.7%의 전력감축을 보였다. 설계한 ALU는 0.6${\mu}m$ 단일폴리, 삼중금속 CMOS 공정으로 제작하였다. 칩 테스트 결과 최대동작 주파수는 53MHz로 동작하였고 전력소모는 전원전압 3.3 V, 동작 주파수 50MHz에서 33mW를 소모하였다. In this paper, a new low power 16-bit ALU has been designed, fabricated and tested at the transistor level. The designed ALU performs 16 instructions and has a two-stage pipelined architecture. For the reduction of switched capacitance, the ELM adder of the proposed ALU is inactive while the logical operation is performed and P(propagation) block has a dual bus architecture. A new efficient P and G(generation) blocks are also proposed for the above ALU architecture. ELM adder, double-edge triggered register and the combination of logic style are used for low power consumption as well. As a result of simulations, the proposed architecture shows better power efficient than conventional architecture$^{[1,2]}$ as the number of logic operation to be performed is increased over that of arithmetic to logic operation to be performed is 7 to 3, compared to conventional architecture. The proposed ALU was fabricated with 0.6${\mu}m$ single-poly triple-metal CMOS process. As a result of chip test, the maximum operating frequency is 53MHz and power consumption is 33mW at 50MHz, 3.3V.