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새로운 디지털 인코딩 기법을 적용한 8비트 1GS/s 프랙셔널 폴딩-인터폴레이션 ADC
최동귀,김대윤,송민규,Choi, Donggwi,Kim, Daeyun,Song, Minkyu 대한전자공학회 2013 전자공학회논문지 Vol.50 No.9
본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다. In this paper, an 1.2V 8b 1GS/s A/D Converter(ADC) based on a folding architecture with a resistive interpolation technique is described. In order to overcome the asymmetrical boundary-condition error of conventional folding ADCs, a novel scheme with an odd number of folding blocks and a fractional folding rate are proposed. Further, a new digital encoding technique with an arithmetic adder is described to implement the proposed fractional folding technique. The proposed ADC employs an iterating offset self-calibration technique and a digital error correction circuit to minimize device mismatch and external noise The chip has been fabricated with a 1.2V 0.13um 1-poly 6-metal CMOS technology. The effective chip area is $2.1mm^2$ (ADC core : $1.4mm^2$, calibration engine : $0.7mm^2$) and the power dissipation is about 350mW including calibration engine at 1.2V power supply. The measured result of SNDR is 46.22dB, when Fin = 10MHz at Fs = 1GHz. Both the INL and DNL are within 1LSB with the self-calibration circuit.
Finite State Machine 과 Single-Slope ADC를 사용한 스마트 CMOS Image Sensor 설계
이성주(Seongjoo Lee),김수연(Sooyoun Kim),송민규(Minkyu Song) 대한전자공학회 2017 대한전자공학회 학술대회 Vol.2017 No.6
In this paper, CMOS image sensor(CIS) with hybrid single slope ADC is presented. To realize small size and high precision CIS, subranging technique is applied with no holding capacitor to reduce area. Proposed hybrid ADC operates subranging ADC(coarse) and Single Slope ADC(fine). Based on 1-Poly 5-Metal 90nm back side illuminated(BSI) CIS process, the chip satisfies 1920 × 1440 pixel resolution whose pitch is 1.4um and 1.75-Tr active pixel sensor(APS)
Offset Self-Calibration 기법을 적용한 1.2V 7-bit 800MSPS Folding-Interpolation A/D 변환기의 설계
김대윤(Daeyun Kim),문준호(Junho Moon),송민규(Minkyu Song) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.3
본 논문에서는 offset self-calibration 기법을 적용한 7-bit 1GSPS folding-interpolation A/D 변환기를 제안한다. 제안하는 A/D 변환기는 folding rate 2, interpolation rate 8의 1+6 구조로 고속 동작에 적합하게 설계되었다. 또한 offset self-calibration 회로를 설계하여 공정 mismatch, 기생 저항, 기생 캐패시턴스 등에 의한 offset-voltage의 변화를 감소시켜 A/D 변환기의 성능 특성을 향상 시켰다. 제안하는 A/D 변환기는 1.2V 65㎚ 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 유효 칩면적은 0.87㎟, 1.2V 전원전압에서 약 110㎽의 전력소모를 나타내었다. 측정 결과 샘플링 주파수 800㎒, 입력 주파수 250㎒에서 39.1dB의 SNDR 특성을 보여주었으며, offset self-calibration 회로를 사용 하지 않은 A/D 변환기에 비해 SNDR이 약 3㏈ 향상되었다. In this paper, a 1.2V 7-bit 1GSPS A/D converter with offset self-calibration is proposed. The proposed A/D converter structure is based on the folding-interpolation whose folding rate is 2, interpolation rate is 8. Further, for the purpose of improving the chip performance, an offset self-calibration circuit is used. The offset self-calibration circuit reduce the variation of the offset-voltage, due to process mismatch, parasitic resistor, and parasitic capacitance. The chip has been fabricated with a 1.2V 65㎚ 1-poly 6-metal CMOS technology. The effective chip area is 0.87㎟ and the power dissipates about 110㎽ at 1.2V power supply. The measured SNDR is about 39.1㏈ when the input frequency is 250㎒ at 800㎒ sampling frequency. The measured SNDR is 3㏈ higher than the same circuit without any calibration.
홀수개의 폴딩 블록으로 구현된 1.2V 8-bit 800MSPS CMOS A/D 변환기
이동헌(Dongheon Lee),문준호(Junho Moon),송민규(Minkyu Song) 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.7
본 논문에서는 기존 폴딩 구조의 A/D 변환기(ADC)가 지닌 경계조건 비대칭 오차를 극복하기 위해 홀수개의 폴딩 블록을 사용한 1.2V 8b 800MSPS CMOS ADC를 제안한다. 제안하는 ADC는 저 전력소모를 위해 폴딩 구조에 저항열 인터폴레이션 기법을 적용하고, 높은 folding rate(FR=9)를 극복하기 위해 cascaded 폴딩 구조를 채택하였다. 특히 폴딩 ADC의 주된 문제인 아날로그 신호의 선형성 왜곡과 offset 오차 감소를 위해 홀수개의 폴딩 블록을 사용하는 신호처리 기법을 제안하였다. 또한 스위치를 사용한 ROM 구조의 인코더를 채택하여 2<SUP>n</SUP> 주기를 가지지 않는 디지털 코드를 일반적인 바이너리 코드로 출력하였다. 제안하는 ADC는 0.13㎛ 1P6M CMOS 공정을 사용하여 설계되었으며, 유효면적은 870㎛×980㎛이다. 입력주파수 10㎒, 800㎒의 변환속도에서 150㎿의 낮은 전력소모 특성을 보이며 SNDR은 44.84㏈ (ENOB 7.15bit), SFDR은 52.17㏈의 측정결과를 확인하였다. In this paper, an 1.2V 8b 800MSPS A/D Converter(ADC) with an odd number of folding block to overcome the asymmetrical boundary-condition error is described. The architecture of the proposed ADC is based on a cascaded folding architecture using resistive interpolation technique for low power consumption and high input frequency. The ADC employs a novel odd folding block to improve the distortion of signal linearity and to reduce the offset errors. In the digital block, furthermore, we use a ROM encoder to convert a none-2<SUP>n</SUP>-period code into the binary code. The chip has been fabricated with an 0.13㎛ 1P6M CMOS technology. The effective chip area is 870㎛×980㎛. SNDR is 44.84㏈ (ENOB 7.15bit) and SFDR is 52.17dBc, when the input frequency is 10㎒ at sampling frequency of 800㎒.