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고성능 HEVC 복호기를 위한 효과적인 In-loop Filter 하드웨어 설계
박승용 ( Seungyong Park ),조현표 ( Hyunpyo Cho ),박재하 ( Jaeha Park ),강병익 ( Byungik Kang ),류광기 ( Kwangki Ryoo ) 한국정보처리학회 2013 한국정보처리학회 학술대회논문집 Vol.20 No.2
본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter 의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 64x64 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 8x8 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 8x8 블록의 연산 결과를 내부레지스터에 저장하는 구조로 64x64 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k 이다.
높은 선형성을 갖는 새로운 구조의 MMIC 저잡음 증폭기
박승표(Seung Pyo Park),어경준(Kyoung Jun Eu),노승창(Seung Chang No),이문규(Moon-Que Lee) 한국전자파학회 2016 한국전자파학회논문지 Vol.27 No.2
본 논문에서는 캐스코드(cascode) 구조에 트랜지스터를 추가하여 잡음 특성을 유지하면서 높은 선형성을 갖는 저잡음 증폭기 구조를 제안하고 설계하였다. 제안한 구조는 트랜지스터의 사이즈 최적화를 통해 잡음원을 최소화 했으며, 전류원분리(current bleeding) 효과를 주어 선형성을 개선하였다. 저잡음 특성에 유리한 0.5 μm pHEMT 공정을 이용해 제작된 저잡음 증폭기는 1.8~2.6 GHz의 동작 대역에서 30.8 dBm의 OIP3, 15.0 dB의 이득, 1.1 dB의 NF, 11.6 dB/10.4 dB의 입출력반사 손실 특성을 보였다. This letter proposes a low noise amplifier which has low noise figure and high linearity simultaneously using a cascode structure with an additional transistor. The proposed structure minimizes the noise source by using optimizing transistor sizes and also improves linearity from the current bleeding technique. The device was fabricated in a 0.5 μm GaAs pHEMT process and has noise figure of 1.1 dB, a voltage gain of 15.0 dB, an OIP3 of 30.8 dBm and an input/output return loss of 11.6 dB/10.4 dB from 1.8 to 2.6 GHz.
재구성 다중포트 전력증폭기를 이용한 선택적 무선 전력 전송 구조
박승표(Seung Pyo Park),최승범(Seung Bum Choi),이승민(Seung Min Lee),이문규(Moon-Que Lee) 한국전자파학회 2015 한국전자파학회논문지 Vol.26 No.5
본 논문에서는 재구성이 가능한 다중포트 전력증폭기를 이용해 선택적으로 무선 전력 전송을 할 수 있는 구조를 제안한다. 제안된 무선 전력 전송 구조는 FPGA에 의해 제어되는 입력 위상 가변부, 두 개의 Class-E급 전력증폭기, 4-포트직교전력 결합기, 두 개의 부하 코일로 구성된다. FPGA에 의해 제어되는 입력 위상부에 의해 두 코일에 전력이 선택적으로 1:1, 2:0, 0:2의 비율로 분배된다. 제작한 시스템은 측정 결과, 125 kHz에서 1 W DC 전력을 전달하였다. 각 개별 전력증폭기는 79 % 효율을 가졌으며, 정류변환을 포함한 최종 DC-DC 변환효율은 40 % 이상을 보였다. This letter presents a selective wireless power transfer architecture using a reconfigurable multi-port amplifier. The proposed wireless power transfer architecture is composed of a phase shifter part controlled by FPGA, two class-E power amplifiers, a four-port power combiner and two coil loads. Depending on the phase control of FPGA, the power ratio of outputs at the two coil loads becomes 1:1, 2:0 and 0:2. The manufactured system has delivered 1W DC power to loads at 125 kHz. The total DC-to-DC conversion efficiency shows more than 40 % including PA efficiency of 79 %.
HEVC 영상 코덱을 위한 SAO 부호기의 ASIC 설계
조현표(Hyun-Pyo Cho),박승용(Seung-Yong Park),류광기(Kwang-Ki Ryoo) 한국산학기술학회 2014 한국산학기술학회 학술대회 Vol.- No.-
본 논문에서는 HEVC(High Efficiency Video Coding) 영상 코덱을 위한 SAO(Sample Adaptive Offset) 부호기의 ASIC(Application Specific Integrated Circuit) 설계 구조를 제안한다. SAO는 HEVC 표준에서 새롭게 채택된 루프 내 필터 기술 중 하나이다. 기존 SAO 수행 방법은 화소 단위 연산을 수행하여 초고해상도 영상을 처리하기 위해 많은 연산시간과 연산량이 소요된다. 본 논문에서 제안하는 SAO 부호기의 ASIC 설계 구조는 SAO의 연산시간 및 연산량을 줄이기 위해 4개의 화소들을 병렬적으로 처리하며, 화소를 분류하고 율-왜곡 최적화를 통하여 최적의 SAO 파라메터를 결정하는 작업과 SAO 파라메터를 통해 복원 영상을 보상하는 작업을 2단계 파이프라인 구조로 구현하였다. 또한 메모리 접근 사이클을 최소화하고 입력 화소를 효율적으로 처리하기 위해 three-layered buffer 구조를 사용하고, 하드웨어 면적을 최소화하기 위해 SAO 수행 시 영상의 휘도 성분과 색차 성분에 대하여 단일 경로 구조를 갖는다. 제안하는 SAO 부호기 구조는 Verilog HDL로 설계하였으며, TSMC 0.13μ m CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 190K개의 게이트로 구현되었다. 제안하는 SAO 부호기는 200MHz의 동작주파수에서 4K UHD@60fps 영상을 실시간으로 처리 가능하며, 최대 250MHz까지 동작 가능하다.