공유 메모리 구조의 ATM 스위치 설계 ( A Multi-Stage ATM Switch Design Using a Shared Memory Architecture )

강행익,박영근 한국통신학회 1997 한국통신학회 학술대회논문집 Vol.16 No.3

공유 버스와 공유 메모리 스위치를 이용한 멀티캐스트 ATM 스위치 구조

강행익,박영근 한국통신학회 1999 韓國通信學會論文誌 Vol.24 No.8

멀티미디어 서비스의 증가에 따라 멀티캐스팅(Multicasting)은 ATM 스위치 디자인에 있어 중요성을 더해가고 있다. 기존의 다단 연결 구조에서 멀티캐스트에 의한 트래픽 팽창의 문제를 해결하기 위해 본 논문에서는 고속의 버스와 공유 메모리 스위치를 이용한 멀티캐스트 스위치를 제안한다. 고속의 시분할 버스를 연결 매체로 사용하며 공유 메모리 스위치를 단위 모듈로 하는 구조를 채택하여 용이한 포트 확장성을 제공한다. 트래픽 중재 기법을 사용하여 내부 블러킹을 없애며, 시뮬레이션을 통해 데이터 처리율이나 셀지연 측면에서의 스위치 성능을 확인한다. Due to the increase of multimedia services, multicasting is considered as important design factor for ATM switch. To resolve the traffic expansion problem that is occurred by multicast in multistage interconnection networks, this paper proposes the multicast switch using a high-speed bus and a shared memory switch. Since the proposed switch uses a high-speed time division bus as a connection medium and chooses a shared memory switch as a basic switch module, it provides good port scalability. The traffic arbitration scheme enables internal non-blocking. By simulation we proves a good performance in the data throughput and the cell delay.

공유 메모리 구조의 ATM 스위치 설계

강행익(Haeng-Ik Kang),박영근(Young-Keun Park) 한국통신학회 1997 한국통신학회 학술대회논문집 Vol.1997 No.11

배열안테나 패턴 측정 거리에 따른 방향탐지, 간섭제거, 빔형성 성능 분석

고요한 ( Yo-han Ko ),강행익 ( Haeng-ik Kang ),이철수 ( Chul-soo Lee ),김도경 ( Do-kyung Kim ),김갑진 ( Kap-jin Kim ),박영범 ( Young-bum Park ) 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.6

본 논문에서는 배열안테나의 패턴을 측정하기 위한 배열안테나와 기준 신호원 사이의 거리에 따른 방향탐지, 간섭제거, 빔형성 성능을 분석한다. 배열안테나는 무선통신, 레이더, 소나 등 다양한 분야에서 사용되고 있다. 이러한 배열안테나를 사용하기 위해서는 배열안테나의 패턴을 알고 있어야 하며, 배열안테나의 패턴은 무반향 챔버에서 측정을 통해 얻을 수 있다. 하지만 무반향 챔버의 크기는 제한적이기 때문에 거리에 따른 측정 오차가 발생하게 된다. 이는 배열안테나를 사용하는 방향탐지, 간섭제거, 빔형성의 성능 저하를 유발시킨다. 본 논문에서는 컴퓨터 모의실험을 통해서 배열안테나 패턴 측정 거리에 따른 방향탐지, 간섭제거, 빔형성 성능을 분석하여 결과를 제시한다. This paper analyzes the performances of direction finding, interference cancellation, and beamforming performance by array antenna pattern measurement distance between the center of array antenna and reference emitter. Array antenna is widely adopted for example as wireless communications, radar, and sonar. In order to use array antenna, array antenna pattern must be known and it can be measured in anechoic chamber. However, the size of anechoic chamber is generally limited. So measurement error of array antenna can be occurred and this could effect performance decrease of direction finding, interference cancellation, and beamforming. It is verified by computer simulation that the performances of direction finding, interference cancellation, and beamforming by array antenna pattern measurement distance.

위성통신용 TDMA 모뎀의 구현

한진우(Han Jin Woo),강행익(Kang haeng Ik),백성호(Baek Seong Ho),박형철(Park Hyung Chul) 한국통신학회 2009 한국통신학회 학술대회논문집 Vol.2009 No.11

본 논문은 위성통신체계에 적용될 수 있는 TDMA 모뎀 자체개발에서 TDMA 모뎀의 구현에 관한 논문이다. 고속 디지털 신호처리 및 SDR급 구조를 위해 대부분의 기능을 FPGA로 구현하였으며, 실 응용체계의 인터페이스를 모의 구성하여 실체계 적용성을 검토하였다.

위성항법장치의 재밍대응 성능향상 검증을 위한 관성항법장치 모의 장치 설계

정준우,박성열,안병선,강행익,김갑진,박영범,Jung, Junwoo,Park, Sungyeol,Ahn, Byoung-Sun,Kang, Haeng-Ik,Kim, Kap Jin,Park, Youngbum 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.4

We propose the design of an INS simulated equipment to evaluate the enhanced jamming resistance of an INS-aided GPS receiver with INS, when a jamming signal is injected into a simulated high dynamic platform. We propose the design of a relative cheap INS simulated equipment, instead of an expensive INS simulator connected to GPS simulators. Based on the design, we implement the equipment and setup high dynamic test environment using the equipment to evaluate an INS-aided GPS receiver. In the GPS L1 C/A and L2C simulations that inject jamming signals of the narrow and wide bandwidth into the GPS receiver with and without INS-aided algorithm, we obtain increased jamming resistance performance as +5 dB compared with the GPS receiver without INS-aided algorithm in all kinds of jamming bandwidth. Based on the simulations, we verified that the INS simulated equipment can be used to evaluate the enhanced jamming resistance of INS-aided GPS receivers. 본 논문에서는 위성항법장치와 관성항법장치가 장착된 항체의 고속 이동을 모의하는 환경에서 재밍신호가 인가되었을 때, INS-aided 알고리즘이 장착된 위성항법장치의 재밍대응 성능향상을 검증하기 위한 관성항법장치 모의 장치의 설계 방안을 제시한다. 위성항법 시뮬레이터와 연동하여 관성데이터를 제공할 수 있는 고가의 관성항법장치 시뮬레이터를 대체하기 위해 상대적으로 낮은 가격으로 제작할 수 있는 관성항법장치 모의 장치 설계 방안을 제시하였다. 제안한 설계를 기반하여 제작한 모의 장치를 이용하여 INS-aided 알고리즘이 장착된 위성항법장치의 재밍대응 성능을 검증하기 위해 항체의 고속 이동 환경을 모의한 시험 환경을 구축하였다. 모의 시험을 통해 GPS L1 C/A와 L2C 항법신호에 인가되는 협대역/광대역의 재밍신호에 대응하여 INS-aided 알고리즘 미적용 시와 대비하여 기존 문헌에서 분석한 +5 dB의 재밍대응 성능 향상이 가능함을 확인하였다. 모의 시험 결과를 통해 본 논문에서 설계하여 제작한 관성항법장치 모의 장치가 재밍대응 성능향상 검증을 위한 관성데이터 주입이 가능함을 검증할 수 있었다.

Performance Analysis of Mode Switching Scheme for Reduction of Phase Distortion in GPS Anti-jamming Equipment Based on STAP Algorithm

정준우,양기정,박성열,강행익,권승복,김갑진 사단법인 항법시스템학회 2019 Journal of Positioning, Navigation, and Timing Vol.8 No.3

A method that applies space-time adaptive signal processing (STAP) algorithm based on an array antenna consisting of multiple antenna elements has been known to be effective to remove wide-band jamming signals in GPS receivers. However, the occurrence of phase distortion in navigation signals has been a problem when navigation signals, from which jamming signals are removed using STAP, are supplied to global positioning system (GPS) receivers. This paper verified the navigation performance degradation as a result of phase distortion. To mitigate this phenomenon, this paper proposes a mode switching scheme, in which a bypass mode is adopted to make the best use of the tracking performance of receivers without performing signal processing when jamming signals are not present or weak, and a STAP mode is employed when jamming signals exceed the threshold value. In this paper, the mode switching scheme is proposed for two environments: when receivers are stationary, and when receivers are moving. This paper confirmed that the performance of position error improved because phase distortion could be excluded due to STAP if the bypass mode was adopted under a condition where the jamming signal power level was below the threshold value in an environment where receivers were stationary. However, this paper also observed that the navigation failed due to the instability of tracking performance of receivers due to phase distortion that occurred at the switching time, although the number of switching could be reduced dramatically by proposing a dual threshold scheme of on- and off-thresholds that switched a mode due to the array antenna characteristics of varying gains according to the jamming signal incident direction in an environment where receivers were moving. The analysis results verified that running the STAP algorithm at all times is more efficient than the mode switching, in terms of maintaining stable navigation and ensuring position error performance, to remove jamming signals in an environment where receivers were moving.

다중 GNSS 수신기를 위한 저전력 신호 획득 기법 설계 및 FPGA 구현

류영빈,원현희,정준우,강행익,권승복,오혁준 국제차세대융합기술학회 2023 차세대융합기술학회논문지 Vol.7 No.9

본 논문은 다중 GNSS 신호를 수신하기 위한 저복잡도를 갖는 신호 획득 기법을 제안하고, FPGA에 구현하기 위한 효율적인 구조를 제안한다. 기존 Binary Offset Carrier(BOC) 변조 기반의 GNSS 신호는 GNSS 수신기에서 다중 첨두 현상을 피하고자 최소 4배 오버샘플링이 필요하지만, 본 논문에서는 GPS와 GLONASS와 같이 최소 2배 오버샘플링만으로도 신호 획득 과정에서 다중 첨두 현상을 피해 충분한 정밀도를 얻을 수 있는 기법을 제안했다. 컴퓨터 시뮬레이션 결과, 기존 기법 대비 절반의 복잡도로 동일 성능을 얻을 수 있음을 보였으며 제안 기법을 기반으로 실제 구현을 위한 효율적인 구조를 제안하여 Verilog-HDL을 사용해 Xilinx Kintex-7 FPGA 보드에 구현하였다. 그 결과 기존 기법에 비해 하드웨어 자원 소모는 줄이고 성능은 동일함을 확인함으로써 제안 기법의 성능을 검증하였다. In this paper, a computationally efficient signal acquisition algorithm is proposed for acquiring Multi-GNSS signals, and a FPGA implementation structure with low complexity is also proposed. Existing Binary Offset Carrier(BOC) modulation-based GNSS signals require at least 4x oversampling to avoid multi-peak problem in GNSS receivers, but in this paper, we proposed a method to avoid multi-peak problem in signal acquisition processes with at least 2x oversampling such as GPS and GLONASS. Computer simulation results show that the same performance was obtained with half the complexity of the conventional method and based on the proposed method, an efficient architecture for actual implementation is propoces and implemented on the Xilinx Kintex-7 FPGA board using Verilog-HDL. As a result, the performance of the proposed method was verifed by reducing hardware resource usage and confirming that the performance was the same compared to the conventional method.