http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 蔡相勳 (검색결과 127 건)
- 무료
- 기관 내 무료
- 유료
-
채상훈,이진효,Chae, Sang-Hun,Lee, Jin-Hyo 한국전자통신연구원 1986 전자통신 Vol.8 No.4
교환기, 컴퓨터 등 고속으로 동작하는 통신 시스팀에 쓰이는 반도체 소자를 제조하기 위한 고속 바이폴라 기술에 대해서 논하고자 한다. 고속으로 동작하는 집적회로를 얻기 위해서는 바이폴라 형태의 소자가 주로 이용되고 있으며, PSA구조에 의한 바이폴라 소자는 미래의 정보화시대에 크게 각광을 받을것으로 주목되고 있다. 그 중에서도 특히 비활성 베이스 영역의 크기를 축소시킨 형태의 PSA바이폴라 소자는 초고속 특성을 나타내므로 많은 관심의 대상이 되고 있다.
-
삼한시대 弁・辰韓지역 출토 검파부 장식 변화에 관한 연구 - 금속제 검파부속구를 중심으로 -
채상훈 (사)한국문화유산협회 2023 야외고고학 Vol.- No.48
본고는 변・진한의 영역인 영남지역에서 확인된 묘제 출토 금속제 검파부속구를 대상으로 한 연구로 금속제 검파부속구의 조합상을 통해 검파부 장식의 변화 과정과 그 요인 밝히는 것을 목적으로 하였다. 우선 기존의 연구를 참고하여 연구대상이 되는 묘제의 편년을 설정한 뒤, 단계별로 검파부속구의 출몰연대를 구분하였다. 그 결과, 검파부속구는 Ⅰ단계에 검파두식・심부, Ⅱ-1단계에 반부금구・촉금구, Ⅱ-2단계에 검파・경고정부, Ⅲ단계에 파부중앙금구와 각종 부속구가 일체화된 검파부 순으로 등장하는 것을 확인하였다. 손잡이가 되는 검파의 속성을 기준으로 크게 Ⅰ∼Ⅳ형식류로 구분되며 각 형식별로 조합상에 따라 세부적으로 Ⅰ형식은 10개, Ⅱ형식은 3개, Ⅲ형식은 5개, Ⅳ형식은 2개의 세부형식으로 구분할 수 있었다. 새로운 형식이 나타남에 따라 검파부는 점차 화려해지며, 위세품으로서 장식성이 두드러지는 특징을 보인다. 이러한 원인으로는 서기전 1세기를 전후하여 유입된 철기문화를 바탕으로 주변지역 및 漢 또는 倭와 교역을 통해 부를 축적한 유력개인의 등장과 관련이 깊은 것으로 추정된다. 유력개인묘의 부장양상을 보았을 때, 피장자는 축적한 부를 통하여 자신의 지위와 재력을 주변에 과시하고자 하는 욕구가 강했음을 알 수 있는데 그 과정에서 다량의 사치품과 위신재가 이용되었을 것이며, 검 또한 그 과정에서 점차로 다양한 금속제 검파부속구를 이용해서 장식되고 변화한 것으로 이해할 수 있다. 다양한 형식으로 분화된 검파부는 Ⅲ단계에 그 다양성이 줄어들다 서기 2세기 중반 이후, 목곽묘가 등장하면서 검과 함께 자연스럽게 소멸하는 것으로 보이며, 그 기능적인 면은 대검과 대도 등의 무기에 대체된 것으로 생각된다. 이 전환기까지만 하더라도 대검이나 대도에는 이전의 검과 같이 화려하게 장식된 양상이 나타나지 않는데 이는 대검과 대도의 패용 그 자체가 그들의 신분 또는 지위를 나타내게 된 것으로 볼 수 있으며, 이를 통해 사회가 변화해 감에 따라 자신의 지위와 재력을 나타내는 기준 또한 변화된 것으로 이해할 수 있다. This paper is a study that reveals the transition and cause of the sword handles found in various tombs in the Byeonhan and Jinhan areas. First, the year of the tomb to be studied was set by referring to the existing research. And then, the accessories of the sword handles appearing at each stage were classified. As a result, it was confirmed that the accessories of the sword handles appeared in the order of the I stage, the core part / the head decoration, and the touch part / the edge of a sword in the II-1 stage, the sword handle / fixed part in the II-2 stage, and the integrated accessories of the sword handles / centre ornaments in the III stage. Furthermore, based on the properties of the sword handle, it is divided into I to IV stages, and according to the combination of each type, there are 10 types of I, 3 types of II, 5 types of III, and 2 types of IV. As time passes, the decorative property is more prominent as a prestige item. The reason the swords were transformed into 'luxurious parts' is believed to be related to the emergence of influential individuals who accumulated wealth through trade with surrounding regions, such as the Han Dynasty or the Japan, based on the iron culture that flowed around a century before A.D. As a result of looking at the buried shape of the tomb of a powerful individual, it can be seen that they had a strong desire to show off their status and wealth through accumulated wealth. In the process, a large number of luxury goods and prestige goods would have been used. Thus, swords also would have gradually changed splendidly in the process.
-
-
-
-
155.52 Mbps CMOS 데이타 트랜스미터의 설계
채상훈,김길동,송원철 대한전자공학회 1996 전자공학회논문지-B Vol.b33 No.3
A CMOS transmitter ASIC for the ATM switching system etc., was designed to transmit 155.52 Mbps serial data transformed from 19.44 Mbps parallel data. 155.52 MHz clock for synchronization of data is genrated using reference 19.44 MHz clock by an analog PLL while parallel to serial data conversion is done by a digital circuit. Circuit simulations confirm that PLL locking and data conversion are accomplished successfully. The area of the designed ASIC chip is 1.3${\times}1.0mm^2$. The locking time and the power consumption of the chip are about 600 nsec and less than 150 mW, respectively.
-
-
V형 홈 형성에 의한 $N^+P$ 접합형 태양전지의 효율 개선
채상훈,김재창,이양성,Chae, Sang-Hun,Kim, Jae-Chang,Lee, Yang-Seong 대한전자공학회 1984 전자공학회지 Vol.21 No.1
결정면이 (100)인 실리콘 웨이퍼 위에 열확산(thermal diffusion)법을 이용하여 표면에 V형 흠이 형성된 N+P 태양전지를 제작하였다. (100) 실리콘 표면에 V형 홈을 형성시키기 위하여 이방성 부식용액으로는 etylendiamine, water, pyrocathecol 혼합용액을 사용하였다. 100mW/㎠의 조명아래에서 V형홈을 형성시킨 태양전지가 효율면에서 일반 평면 N+P 태양전지보다는 2.5∼3.5%, texturized 태양전지보다는 0.4∼0.6%정도의 증가를 보였다. V-groove N+P solar cell is fabricated by thermal diffusion in silicon wafer with (100) crystal structure. To form the V-grooves in (100) silicon surface, a mixture of etylen-diamine, water, pyrocathecol is used as the etchant of anisotropic etching. Under light intensity of 100mW/$\textrm{cm}^2$, the efficiency of the V-groove solar cell is 2.5-3.5% greater than the conventional N+P solar cell and 0.4-0.6% greater than the texturized one.
-
-
채상훈,김태련 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.09
This paper describes the implementation of monolithic optical transceiver circuitry being used as a part of the fiber optic modules. It has been fabricated in 0.6 ㎛ 2-poly 3-metal silicon CMOS analog technology and operates at 155.52 Mbps(STM-1) data rates. It drives laser diode to transmit intensity modulated optical signal according to 155.52 Mbps electrical data from system. Also, it receives 155.52 Mbps optical data that transmitted from other systems and converts it to electrical data using photo diode and amplifier. To avoid noise and interference between transmitter and receiver on one chip, layout techniques such as special placement, power supply separation, guard ring, and protection wall were used in the design. The die area is 4 x 4 ㎟, and it has 32.3 ps rms and 335.9 ps peak to peak jitter on loopback testing. the measured power dissipation of whole chip is 1.15 W(230 mW) with a single 5 V supply. STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 구현하였다. 제작된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일 칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 x 4 ㎟이며, 루프백 측정에서 지터도 실효치 32.3 ps, 최대치 335.9 ps로 비교적 양호하게 나타났다. 전체 칩의 소비전력은 5 V 단일전원 공급 상태에서 약 1.15 W(230 mA)로 나타났다.
eArticle연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
