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An Efficient SoC Test Technique by Reusing On/Off-Chip Bus Bridge
Jaehoon Song,Hyunbean Yi,Juhee Han,Sungju Park IEEE 2009 IEEE Transactions on Circuits and Systems I: Regul Vol.56 No.3
<P>Today's system-on-a-chip (SoC) is designed with reusable intellectual property cores to meet short time-to-market requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, an efficiently testable design technique is introduced for an SoC with an on/off-chip bus bridge for the on-chip advanced high-performance bus and off-chip peripheral-component-interconnect bus. The bridge is exploited by maximally reusing the bridge function to achieve efficient functional and structural testing. The testing time can be significantly reduced by increasing the number of test channels and shortening the test-control protocols. Experimental results show that area overhead and testing times are considerably reduced in both functional- and structural-test modes. The proposed technique can be extended to the other types of on/off-chip bus bridges.</P>
Efficient Parallel Scan Test Technique for Cores on AMBA-based SoC
Song, Jaehoon,Jung, Jihun,Kim, Dooyoung,Park, Sungju The Institute of Electronics and Information Engin 2014 Journal of semiconductor technology and science Vol.14 No.3
Today's System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-to-market requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, an efficient parallel scan test technique is introduced to minimize the test application time. Multiple scan enable signals are adopted to implement scan architecture to achieve optimal test application time for the test patterns scheduled for concurrent scan test. Experimental results show that testing times are considerably reduced with little area overhead.
An Efficient Technique to Protect AES Secret Key from Scan Test Channel Attacks
Jaehoon Song,Taejin Jung,Jihun Jung,Sungju Park 대한전자공학회 2012 Journal of semiconductor technology and science Vol.12 No.3
Scan techniques are almost mandatorily adopted in designing current System-on-a-Chip (SoC) to enhance testability, but inadvertently secret keys can be stolen through the scan test channels of crypto SoCs. An efficient scan design technique is proposed in this paper to protect the secret key of an Advanced Encryption Standard (AES) core embedded in an SoC. A new instruction is added to IEEE 1149.1 boundary scan to use a fake key instead of user key, in which the fake key is chosen with meticulous care to improve the testability as well. Our approach can be implemented as user defined logic with conventional boundary scan design, hence no modification is necessary to any crypto IP core. Conformance to the IEEE 1149.1 standards is completely preserved while yielding better performance of area, power, and fault coverage with highly robust protection of the secret user key.
Efficient Parallel Scan Test Technique for Cores on AMBA-based SoC
Jaehoon Song,Jihun Jung,Dooyoung Kim,Sungju Park 대한전자공학회 2014 Journal of semiconductor technology and science Vol.14 No.3
Today’s System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-tomarket requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, an efficient parallel scan test technique is introduced to minimize the test application time. Multiple scan enable signals are adopted to implement scan architecture to achieve optimal test application time for the test patterns scheduled for concurrent scan test. Experimental results show that testing times are considerably reduced with little area overhead.
Nanostructured Electron-Selective Interlayer for Efficient Inverted Organic Solar Cells
Song, Jiyun,Lim, Jaehoon,Lee, Donggu,Thambidurai, M.,Kim, Jun Young,Park, Myeongjin,Song, Hyung-Jun,Lee, Seonghoon,Char, Kookheon,Lee, Changhee American Chemical Society 2015 ACS APPLIED MATERIALS & INTERFACES Vol.7 No.33
<P>We report a unique nanostructured electron-selective interlayer comprising of In-doped ZnO (ZnO:In) and vertically aligned CdSe tetrapods (TPs) for inverted polymer:fullerene bulkheterojunction (BHJ) solar cells. With dimension-controlled CdSe TPs, the direct inorganic electron transport pathway is provided, resulting in the improvement of the short circuit current and fill factor of devices. We demonstrate that the enhancement is attributed to the roles of CdSe TPs that reduce the recombination losses between the active layer and buffer layer, improve the hole-blocking as well as electron-transporting properties, and simultaneously improve charge collection characteristics. As a result, the power conversion efficiency of PTB7:PC<SUB>70</SUB>BM based solar cell with nanostructured CdSe TPs increases to 7.55%. We expect this approach can be extended to a general platform for improving charge extraction in organic solar cells.</P><P><B>Graphic Abstract</B> <IMG SRC='http://pubs.acs.org/appl/literatum/publisher/achs/journals/content/aamick/2015/aamick.2015.7.issue-33/acsami.5b04624/production/images/medium/am-2015-04624q_0005.gif'></P><P><A href='http://pubs.acs.org/doi/suppl/10.1021/am5b04624'>ACS Electronic Supporting Info</A></P>
효율적인 SoC 테스트를 위한 온/오프-칩 버스 브리지 활용기술에 대한 연구
송재훈(Jaehoon Song),한주희(Juhee Han),김병진(Byeongjin Kim),정혜란(Hyeran Jeong),박성주(Sungju Park) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.4
오늘날의 시스템-온-칩(SoC)은 짧은 제품 생산 주기를 맞추기 위하여 재사용 가능한 IP 코아들을 이용하여 설계한다. 그러나 고집적 칩을 생산하는데 있어 증가한 칩의 테스트 비용은 큰 문제가 된다. 본 논문에서는 Advanced High-performance Bus(AHB)와 Peripheral Component Interconnect(PCI) 버스를 위한 온/오프-칩 버스 브리지를 이용한 효율적인 테스트 접근메커니즘을 제시한다. 본 기술은 독립적인 테스트 입력 경로와 출력 경로를 제공하고 버스 방향 전환을 위한 턴어라운드 지연시간을 없앰으로써 테스트 시간을 매우 줄였다. 실험 결과는 면적 오버헤드와 기능적 구조적 테스트 모두 에서의 시간이 줄어들었음을 보여준다. 제안하는 기술은 다른 종류의 온/오프-칩 버스 브리지에도 적용 가능하다. Today’s System-on-a-Chip (SoC) is designed with reusable IP cores to meet short time-to-market requirements. However, the increasing cost of testing becomes a big burden in manufacturing a highly integrated SoC. In this paper, we propose an efficient test access mechanism that exploits an on/off-chip bus bridge for the Advanced High-performance Bus (AHB) and Peripheral Component Interconnect (PCI) bus. The test application time is considerably reduced by providing dedicated test stimuli input paths and response output paths, and by excluding the bus direction turnaround delays. Experimental results show that area overhead and testing times are considerably reduced in both functional and structural test modes. The proposed technique can be applied to the other types of on/off-chip bus bridges.
AMBA 기반 SoC의 병렬 코어 테스트를 위한 효과적인 테스트 설계 기술
송재훈(Jaehoon Song),오정섭(Jungsub Oh),박성주(Sungju Park) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.2
본 논문에서는 AMBA 기반 SoC의 코어 테스트 시간을 최소화 하는 것을 목표로 한다. 이를 위하여 테스트 대상 코어에 대해 병렬로 테스트를 수행하며 AMBA를 TAM으로 재사용 하는데 있어서 필요한 기술을 제안한다. 기능 테스트시의 AMBA버스 제어를 위해 설계 된 TIC를 구조적 테스트 시의 제어에 재활용 하여 병렬 테스트의 제어에 필요한 추가 로직을 최소화 하였으며, 기능적 테스트를 수행할 수 있을 뿐만 아니라 구조적 테스트 시 병렬 테스트를 수행 할 수 있어서 SoC의 신뢰성 확보와 테스트 시간 단축에 기여 할 수 있다. The goal of this paper is reducing the test time for AMBA-based SoC. To achieve this goal, the design technique that can test several cores concurrently by reusing AMBA as TAM is proposed. The additional control logic for structural parallel core test is minimized by reusing TIC which is originally used for functional test of AMBA. SoC reliability and test time reduction can be significantly achieved with the concurrent core test technique as well as functional test.
건축물의 철근 인프라를 이용한 하우징 스틸 매쉬 기반 IoT 구조 검토 연구
송재훈(Jaehoon Song),황병준(Byungjoon Hwang),박천일(Park, Cheon-Il),조주필(Juphil Cho) 한국통신학회 2021 한국통신학회 학술대회논문집 Vol.2021 No.11
하우징의 건축 공사의 가장 기본이 되는 공사가 기초공사인데, 기초공사나 건축물과 연계된 도로공사 등에 있어서 가장 중요한 건축자재 중의 하나가 철근이라고 할수 있다. 이러한 철근은 매설하기 전에 건축 설계도면에 맞춰서 절단, 구부럼짐, 결속선에 의한 철근 결속등의 과정을 거친다. 결속과 배치가 완료된 철근은 마치 그물망과 같은 메쉬(mesh netwo가)구조를 가지면서 건축물의 기초영역에서 가장 골고루 분포하고 있으면서 다양한 형태로 가공도 용이한 통신선로용 도체로 간주될수 있다. 본 연구에서는 다양한 형태로 절단되고, 가공이 용이한 건축물용 철근을 이용하여 하우징에 적용할수 있는 통신망으로서의 활용성을 검토해 본다, 특히 건축물용 주요소재인 철근의 경우에는 하우징에 매설되거나 배치되어 영구적으로 이용되므로 다양한 센서들과 연계된다면 하우징 메쉬 통신 인프라로서 IoT구조를 검토하고 제시해 본다.
스마트 간이 공장의 안전제고용 실내 분전반 공간 결합형 IoT 카메라 운용 구조
송재훈(Jaehoon Song),임수락(Soorak Lim),박천일(Park, Cheon-Il),조주필(Juphil Cho) 한국통신학회 2021 한국통신학회 학술대회논문집 Vol.2021 No.11
본 논문은 우리 생활공간속에서 흔히 볼수 있는 건축구조물중 하나인 간이 공장 설비를 좀더 스마트화 하면서 화재 및 사고 예방을 위한 안전제고용 정보통신 및 보안 케마라 설비와 쉽게 결합화시키는 구조에 대한 검토 연구의 하나로서 스마트 간이 공장의 실내에 설치되는 전기 분전반 공간과 결합이 가능한 IoT 통신설비와 이를 기반으로 하는 IoT 카메라의 운용방안에 관하여 검토해 보았다.
스캔 설계된 AES 코아의 효과적인 비밀 키 보호 기술
송재훈(Jaehoon Song),정태진(Taejin Jung),정혜란(Hyeran Jeong),김화영(Hwayoung Kim),박성주(Sungju Park) 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.2
본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 스캔 설계 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔설계 기술은 IEEE 1149.1의 명령어 방식을 사용하여 거짓 키를 이용한 테스트를 진행한다. 또한 어플리케이션에 최적화 되어있는 암호화 IP 코아를 수정하지 않고 적용을 할 수 있다. SoC 상의 IEEE 1149.1 제어기 표준을 유지하며 기존 방식에 비해 낮은 면적 오버헤드 및 전력 소모량을 갖는 기술을 제안한다. This paper presents an efficient secure scan design technique which is based on a fake key and IEEE 1149.1 instruction to protect secret key from scan-based side channel attack for an Advanced Encryption Standard (AES) core embedded on an System-on-a-Chip (SoC). Our proposed secure scan design technique can be applied to crypto IP core which is optimized for applications without the IP core modification. The IEEE 1149.1 standard is kept, and low area, low power consumption, very robust secret-key protection and high fault coverage can be achieved compared to the existing methods.