인간 감각 정보를 위한 평생 기억용량 평가

유영갑(Younggap You),송영준(Young-Jun Song),김동우(Dong-Woo Kim) 한국콘텐츠학회 2009 한국콘텐츠학회논문지 Vol.9 No.1

본 논문은 일생동안 한 개인이 느끼는 오감 정보를 모두 저장하는 데 필요한 기억 용량을 분석하고 저장공간을 추정하였다. 추정된 저장 공간은 현대 압축 기술을 사용하였고, 오감 정보는 입거나 이식 가능한 유비쿼터스 환경하에서 얻어지는 센싱 정보이다. 저장 공간의 약 76%가 일반 텔레비젼 수준의 화질인 비디오 시각 정보를 저장하는 데 사용되고 저장 공간의 나머지 부분은 인덱스 정보를 포함하는 음성, 미각, 후각, 촉각 정보를 저장한다. 한 개인의 태아기를 포함한 일생 동안, 약 100년간의 데이터 저장에는 약 600 tera bytes의 저장 용량이 필요한 것으로 분석되었다. This paper presents a capacity estimation of a storage system accumulating all data sensed during the lifetime of an individual human being. The calculation assumes modern data compression and data collection schemes based on wearable or implanted devices under ubiquitous environment. More than 76% of the storage area is found to be used for video data storage of common TV image quality. The remaining storage area is for data from other sensing organs including audio, taste, olfactory and tactual systems in addition to indexing information. Total storage area of around 600 tera bytes is needed to cover 100 years of human life including his fetal period.

데이터 전송 오류에 대한 고장 극복 암호회로

유영갑(Younggap You),박래현(Raehyeon Park),안영일(Youngil Ahn),김한벼리(Hanbyeori Kim) 한국콘텐츠학회 2008 한국콘텐츠학회논문지 Vol.8 No.10

본 논문은 암호문 송신 중 전송 오류에 의한 암복호화의 문제에 대한 해결책을 제시 한다. 블록 암호 알고리즘은 산사태(avalanche) 효과로 인해 단일 비트 오류에 대해서도 많은 비트에 오류를 발생시킨다. 이를 해결하기 위해 재배열 과정과 간단한 오류 정정 코드를 이용해서 산사태(avalanche) 효과에 강인한 방안을 제안한다. 재배열 과정은 간단한 오류 정정 코드를 사용하기 위한 것이다. 재배열 과정은 한 프레임 내에서 전송의 기본 단위인 n-비트 블록 내에 1비트의 단일 오류만이 존재 할 수 있도록 오류를 여러단위에 분산시키는 역할을 하게 된다. 즉, n-비트 내에서 단일 오류만이 존재하게 되어 단일 오류 정정 코드로 쉽게 복원이 가능하게 된다. 이 방식은 보다 큰 데이터 단위에 확장하여 사용 될 수 있다. This paper presented a solution to encryption and decryption problem suffering data transmission error for encrypted message transmission. Block cypher algorithms experience avalanche effect that a single bit error in an encrypted message brings substantial error bits after decryption. The proposed fault tolerant scheme addresses this error avalanche effect exploiting a multi-dimensional data array shuffling process and an error correction code. The shuffling process is to simplify the error correction. The shuffling disperses error bits to many data arrays so that each n-bit data block may comprises only one error bit. Thereby, the error correction scheme can easily restore the one bit error in an n-bit data block. This scheme can be extended on larger data blocks.

Fault TolII. 데이터 재배열과 오류 정정erant Encryption and Data Compression under Ubiquitous Environment

유영갑(Younggap You),김한벼리(Hanbyeori Kim),박경창(Kyungchang Park),이상진(Sangjin Lee),김승열(Seungyoul Kim),홍윤기(Yoonki Hong) 한국콘텐츠학회 2009 한국콘텐츠학회논문지 Vol.9 No.8

본 논문은 암호화된 영상 데이터가 유비쿼터스 환경 하에서 무선 간섭에 의한 랜덤 오류를 가질 때 복호화 과정의 오류 산사태에 대한 해결책을 제시하였다. 영상 획득 장치는 영상 압축과 암호화 기능을 가지고서 데이터 트래픽 양을 줄이고 개인 정보를 보호하도록 구성한다. 블록 암호 알고리즘은 암호문의 단일 비트 오류가 여러 개의 픽셀 결함을 유발하는 산사태 효과를 겪을 수 있다. 새로운 고장 극복 방식은 오류의 산사태 효과를 다루는데 3 차원 데이터 셔플을 활용하여 에러 비트를 여러 프레임으로 분산시켜서 고립된 영상 결함으로 나타나도록 한다. 인접 화소 값에 대한 평균화 또는 다수결 회로는 에러정정을 위한 데이터 증가 없이 두드러져 보이는 화소 결함을 극복하도록 한다. 이 방식은 기존 Hamming code 방식보다 33% 적은 데이터 트래픽 부하를 가진다. This paper presents a solution to error avalanche of deciphering where radio noise brings random bit errors in encrypted image data under ubiquitous environment. The image capturing module is to be made comprising data compression and encryption features to reduce data traffic volume and to protect privacy. Block cipher algorithms may experience error avalanche: multiple pixel defects due to single bit error in an encrypted message. The new fault tolerant scheme addresses error avalanche effect exploiting a three-dimensional data shuffling process, which disperses error bits on many frames resulting in sparsely isolated errors. Averaging or majority voting with neighboring pixels can tolerate prominent pixel defects without increase in data volume due to error correction. This scheme has 33% lower data traffic load with respect to the conventional Hamming code based approach.

비휘발성 Memristor SRAM Cell의 안정도

김교태(Kyo-Tae Kim),유영갑(Younggap You) 한국정보기술학회 2011 한국정보기술학회논문지 Vol.9 No.7

This paper presents a stability analysis of a non volatile SRAM cell with memristor elements. The proposed cell introduced two memristor elements in series with the two pull-up devices of a SRAM cell. The resistivity of memristor changes reflecting the data stored in the SRAM cell latch when its power goes off. The resistivity changes contribute to restore data when the power recovered. Monte Carlo simulation verifies the proposed SRAM cell stability. Simulation results show that stability and speed of the proposed SRAM cell are similar to the conventional volatile SRAM cell. The performance of 6T cells is better than that of 4T cells. The proposed nonvolatile SRAM cell stability provides with data retention capability in computer applications.

High Performance 32-bit Embedded AES for Wireless Network Router Applications

등린(Deng Lin),유영갑(Younggap You) 大韓電子工學會 2010 電子工學會論文誌-TC (Telecommunications) Vol.47 No.11

본 논문은 고성능32비트 AES구조를 제시한다. 재배열 구조는 5단 파이프라인을 사용한다. 그 안에 ShiftRows/InvShiftRows 모듈은 4단 파이프라인을 사용하고 MixColumn/InvMixColumn 모듈은 1단 파이프라인을 사용한다. Shift rows와 inverse shift rows 같은 구조를 사용한다. Mix column 과 inverse mix column 도 같은 구조를 사용한다. 그리고 RCON구조를 단순화 하여 사이즈를 줄였다. 제안된 구조는 verilogHDL 을 이용하여 구현 하였다. 이 회로의 처리량은 415Mbits/s 이고 크기는 0.18㎛ CMOS 공정에서 13,764 게이트 이다. 재배열 구조는 무선 네트워크 라우터에서 사용할 수 있다. This paper presents a high performance 32-bit single core AES architecture. The proposed architecture employs a 5-stage pipeline: four stages in the ShiftRows/InvShiftRows module, and one stage in the MixColumn/InvMixColumn module. Circuit size reduction has been achieved through merging of the shift rows and inverse shift rows. The mix column and inverse mix column share the same resources. Three 32-bit registers replace the conventional ten 32-bit registers in the RCON architecture. The proposed architecture has been implemented in Verilog HDL, and yields 415 Mbits/s throughput with the circuit size of 13764 gate equivalents on the 0.18㎛ CMOS process technology. This high performance architecture is suitable for wireless network router applications.

삼각함수 계산을 이용한 고속 직접 디지털 주파수 합성기 설계 연구

남현숙(Hyun-Suk Nam),유영갑(Younggap You) 한국통신학회 1997 한국통신학회 학술대회논문집 Vol.1997 No.11

Carry Lookahead를 이용한 BCD 가산기

최종화(Jong Hwa Choi),유영갑(Younggap You) 대한전자공학회 2002 대한전자공학회 학술대회 Vol.2002 No.11

단일 구조와 병렬 구조의 직접 디지털 주파수 합성기에 관한 연구

이종선(Jong Sun Lee),유영갑(Younggap You),김대용(Dae Yong Kim) 대한전자공학회 1996 대한전자공학회 학술대회 Vol.1996 No.11

Regular Array Cell Library 개발

이선분(Sunbun Lee),유영갑(Younggap You) 대한전자공학회 1991 대한전자공학회 학술대회 Vol.1991 No.6

ARIA 암호 알고리듬의 하드웨어 설계 및 구현

박진섭,윤연상,김용대,양상운,장태주,유영갑,Park Jinsub,Yun Yeonsang,Kim Young-Dae,Yang Sangwoon,Chang Taejoo,You Younggap 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.4

본 논문은 2004년 12월 국내 표준(KS)으로 제정된 ARIA 암호 알고리듬의 하드웨어 구조를 처음으로 제안하고 있다. ARIA 암호 알고리듬은 알려진 공격에 대하여 안전하며, Involution SPN (Substitution Permutation Network)으로써 구조적 효율성도 높다. 1 cycle/round 구조로 갖는 제안된 ARIA 구조는 회로 크기를 줄이기 위해 s-box를 듀얼 포트 롬과 배럴 로테이터를 채택한 고속의 라운드 키 생성기를 포함하고 있다. 제안된 ARIA는 Xilinx VirtexE-1600 FPGA를 사용하여 구현하였고, 1,490 slices와 16 RAM 블록을 사용해서 437 Mbps의 성능을 낸다. 설계된 ARIA 블록을 검증하기 위해서 영상 데이터를 암호화(복호화)하여 통신하는 시스템을 개발하였다. 설계한 ARIA는 IC 카드뿐만 아니라 데이터 저장이나 인터넷 보안 규격(IPSec, TLS)과 같은 많은 데이터를 고속 처리가 필요한 응용에 적용될 수 있다. This paper presents the first hardware design of ARIA that KSA(Korea Standards Association) decided as the block encryption standard at Dec. 2004. The ARIA cryptographic algorithm has an efficient involution SPN (Substitution Permutation Network) and is immune to known attacks. The proposed ARIA design based on 1 cycle/round include a dual port ROM to reduce a size of circuit md a high speed round key generator with barrel rotator. ARIA design proposed is implemented with Xilinx VirtexE-1600 FPGA. Throughput is 437 Mbps using 1,491 slices and 16 RAM blocks. To demonstrate the ARIA system operation, we developed a security system cyphering video data of communication though Internet. ARIA addresses applications with high-throughput like data storage and internet security protocol (IPSec and TLS) as well as IC cards.