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Line Scan Sensor용 저면적 eFuse OTP 설계
학문초,허창원,김용호,하판봉,김영희,Hao, Wenchao,Heo, Chang-Won,Kim, Yong-Ho,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.8
본 논문에서는 행의 개수가 열의 개수보다 작은 4행 ${\times}$ 8열의 셀 어레이를 갖는 eFuse OTP IP 설계에서 eFuse의 프로그램 전류를 공급하는 SL 구동 라인을 열 방향으로 라우팅 하는 대신 행 방향으로 라우팅 하므로 레이아웃 면적을 많이 차지하는 SL 구동회로 수를 8개에서 4개로 줄이는 셀 어레이 방식과 코어 회로를 제안하였다. 제안된 셀 어레이 방식과 코어 회로는 32비트 eFuse OTP IP의 레이아웃 면적을 줄였다. 그리고 큰 read 전류에 의해 blowing 되지 않은 eFuse가 EM 현상에 의해 blowing되는 현상을 방지하기 위하여 RWL 구동회로와 BL 풀-업 부하회로에 필요한 V2V($=2V{\pm}10%$) 레귤레이터를 설계하였다. 설계된 4행 ${\times}$ 8열의 32비트 eFuse OTP IP의 레이아웃 면적은 $120.1{\mu}m{\times}127.51{\mu}m$ ($=0.01531mm^2$)로 기존의 eFuse OTP IP의 면적인 $187.065{\mu}m{\times}94.525{\mu}m$ ($=0.01768mm^2$)보다 13.4% 더 작은 것을 확인하였다. In this paper, a small-area cell array method of reducing number of SL drivers requiring large layout areas, where the SL drivers supplying programming currents are routed in the row direction in stead of the column direction for eFuse OTP memory IPs having less number of rows than that of columns such as a cell array of four rows by eight columns, and a core circuit are proposed. By adopting the proposed cell array and core circuit, the layout area of designed 32-bit eFuse OTP memory IP is reduced. Also, a V2V ($=2V{\pm}10%$) regulator necessary for RWL driver and BL pull-up load to prevent non-blown eFuse from being blown from the EM phenomenon by a big current is designed. The layout size of the designed 32-bit OTP memory IP having a cell array of four rows by eight columns is 13.4% smaller with $120.1{\mu}m{\times}127.51{\mu}m$ ($=0.01531mm^2$) than that of the conventional design with $187.065{\mu}m{\times}94.525{\mu}m$ ($=0.01768mm^2$).
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PMIC용 넓은 동작전압 영역을 갖는 eFuse OTP 설계
정우영,학문초,하판봉,김영희,Jeong, Woo-Young,Hao, Wen-Chao,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.1
In this paper, reliability is secured by sensing a post-program resistance of several tens of kilo ohms and restricting a read current flowing over an unblown eFuse within $100{\mu}A$ since RWL driver and BL pull-up load circuits using a regulated voltage of V2V ($=2V{\pm}10%$) are proposed to have a wide operating voltage range for eFuse OTP memory. Also, when a comparison of a cell array of 1 row ${\times}$ 32 columns with that of 4 rows ${\times}$ 8 columns is done, the layout size of 4 rows ${\times}$ 8 columns is smaller with $187.065{\mu}m{\times}94.525{\mu}m$ ($=0.01768mm^2$) than that of 1 row ${\times}$ 32 columns with $735.96{\mu}m{\times}61.605{\mu}m$ ($=0.04534mm^2$). 본 논문에서는 eFuse OTP 메모리가 넓은 동작전압 영역을 갖도록 하기 위해서 V2V($=2V{\pm}10%$)의 regulation된 전압을 이용한 RWL 구동회로와 BL 풀-업 부하회로를 제안하므로 수 십 $k{\Omega}$의 post-program 저항을 센싱하면서 OTP 셀의 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $100{\mu}A$ 이내로 억제하여 신뢰성을 확보하였다. 그리고 OTP 셀 어레이 사이즈를 1행 ${\times}$ 32열과 4행 ${\times}$ 8열의 경우에 대해 OTP IP 크기를 비교한 결과 32비트 eFuse OTP의 레이아웃 면적은 각각 $735.96{\mu}m{\times}61.605{\mu}m$ ($=0.04534mm^2$), $187.065{\mu}m{\times}94.525{\mu}m$ ($=0.01768mm^2$)로 4행 ${\times}$ 8열의 32비트 eFuse OTP 사이즈가 1행 ${\times}$ 32열의 32비트 eFuse OTP 사이즈보다 더 작은 것을 확인하였다.
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저잡음 · 고신뢰성 Differential Paired eFuse OTP 메모리 설계
김민성,김려연,학문초,하판봉,김영희,Kim, Min-Sung,Jin, Liyan,Hao, Wenchao,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.10
본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다. In this paper, an IRD (internal read data) circuit preventing the reentry into the read mode while keeping the read-out DOUT datum at power-up even if noise such as glitches occurs at signal ports such as an input signal port RD (read) when a power IC is on, is proposed. Also, a pulsed WL (word line) driving method is used to prevent a DC current of several tens of micro amperes from flowing into the read transistor of a differential paired eFuse OTP cell. Thus, reliability is secured by preventing non-blown eFuse links from being blown by the EM (electro-migration). Furthermore, a compared output between a programmed datum and a read-out datum is outputted to the PFb (pass fail bar) pin while performing a sensing margin test with a variable pull-up load in consideration of resistance variation of a programmed eFuse in the program-verify-read mode. The layout size of the 8-bit eFuse OTP IP with a $0.18{\mu}m$ process is $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$.
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