Post-Package 프로그램이 가능한 eFuse OTP 메모리 설계

김려연,장지혜,김재철,하판봉,김영희,Jin, Liyan,Jang, Ji-Hye,Kim, Jae-Chul,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.8

본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다. In this paper, we propose a FSOURCE circuit which requires such a small switching current that an eFuse OTP memory can be programmed in the post-package state of the PMIC chips using a single power supply. The proposed FSOURCE circuit removes its short-circuit current by using a non-overlapped clock and reduces its maximum current by reducing the turned-on slope of its driving transistor. Also, we propose a DOUT buffer circuit initializing the output data of the eFuse OTP memory with arbitrary data during the power-on reset mode. We design a 24-bit differential paired eFuse OTP memory which uses Magnachip's $0.35{\mu}m$ BCD process, and the layout size is $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$).

RFID 태그 칩용 로직 공정 기반 256bit EEPROM IP 설계 및 측정

김광일,김려연,전황곤,김기종,이재형,김태훈,하판봉,김영희,Kim, Kwang-Il,Jin, Li-Yan,Jeon, Hwang-Gon,Kim, Ki-Jong,Lee, Jae-Hyung,Kim, Tae-Hoon,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.8

본 논문에서는 logic 공정 기반의 소자만 사용한 256bit EEPROM IP를 설계하였다. 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 제한하기위해 EEPROM의 코어 회로인 CG (Control Gate)와 TG (Tunnel Gate) 구동 회로를 제안하였다. 그리고 DC-DC converter인 VPP (=+4.75V), VNN (-4.75V)과 VNNL (=VNN/3) generation 회로를 제안하였고 CG와 TG 구동 회로에 사용되는 switching power인 CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG와 VNNL_TG 스위칭 회로를 설계하였다. 일반적인 모의실험 조건에서 read, program, erase 모드의 전력 소모는 각각 $12.86{\mu}W$, $22.52{\mu}W$, $22.58{\mu}W$으로 저전력 소모를 갖는다. 그리고 테스트 칩을 측정한 결과 256bit이 정상적으로 동작을 하였으며, VPP, VNN, VNNL은 4.69V, -4.74V, -1.89V로 목표 전압 레벨이 나왔다. In this paper, we design a 256-bit EEPROM IP using only logic process-based devices. We propose EEPROM core circuits, a control gate (CG) and a tunnel gate (TG) driving circuit, to limit the voltages between the devices within 5.5V; and we propose DC-DC converters : VPP (=+4.75V), VNN (-4.75V), and VNNL (=VNN/3) generation circuit. In addition, we propose switching powers, CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG, VNNL_TG switching circuit, to be supplied for the CG and TG driving circuit. Simulation results under the typical simulation condition show that the power consumptions in the read, erase, and program mode are $12.86{\mu}W$, $22.52{\mu}W$, and $22.58{\mu}W$ respectively. Furthermore, the manufactured test chip operated normally and generated its target voltages of VPP, VNN, and VNNL as 4.69V, -4.74V, and -1.89V.

UHF RFID Tag Chip용 저면적·고신뢰성 512bit EEPROM IP 설계

이동훈,김려연,장지혜,하판봉,김영희,Lee, Dong-Hoon,Jin, Liyan,Jang, Ji-Hye,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.2

In this paper, small-area and high-reliability design techniques of a 512-bit EEPROM are designed for UHF RFID tag chips. For a small-area technique, there are a WL driver circuit simplifying its decoding logic and a VREF generator using a resistor divider instead of a BGR. The layout size of the designed 512-bit EEPROM IP with MagnaChip's $0.18{\mu}m$ EEPROM is $59.465{\mu}m{\times}366.76{\mu}m$ which is 16.7% smaller than the conventional counterpart. Also, we solve a problem of breaking 5V devices by keeping VDDP voltage constant since a boosted output from a DC-DC converter is made discharge to the common ground VSS instead of VDDP (=3.15V) in getting out of the write mode. 본 논문에서는 UHF RFID 태그 칩용 512bit EEPROM의 저면적 설계 기술과 고신뢰성 기술을 제안하였다. 저면적회로는 디코딩 로직(decoding logic)을 단순화한 WL 구동 회로, BGR 회로 대신 저항 분배기(resistor divider)를 이용한 VREF 발생회로이다. Magnachip $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 512bit EEPROM IP의 레이아웃 크기는 $59.465{\mu}m{\times}366.76{\mu}m$으로 기존 회로를 사용한 EEPROM 대비 16.7% 줄였다. 그리고 쓰기 모드(write mode)를 빠져나올 때 DC-DC 변환기(converter)에서 출력되는 부스팅된 출력전압을 VDDP(=3.15V)로 방전시키는 대신, 공통접지(common ground)인 VSS로 방전시키는 방식을 제안하여 VDDP 전압을 일정하게 유지함으로써 5V 소자가 파괴되는 문제를 해결하였다.

저잡음 · 고신뢰성 Differential Paired eFuse OTP 메모리 설계

김민성,김려연,학문초,하판봉,김영희,Kim, Min-Sung,Jin, Liyan,Hao, Wenchao,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.10

본 논문에서는 power IC에서 파워가 ON되어있는 동안 입력 신호인 RD(Read) 신호 포트에 glitch와 같은 신호 잡음이 발생하더라도 파워-업(power-up)시 readout된 DOUT 데이터를 유지하면서 다시 읽기 모드로 재진입하지 못하도록 막아주는 IRD(Internal Read Data) 회로를 제안하였다. 그리고 pulsed WL(Word-Line) 구동방식을 사용하여 differential paird eFuse OTP 셀의 read 트랜지스터에 수 십 ${\mu}A$의 DC 전류가 흐르는 것을 방지하여 blowing 안된 eFuse 링크가 EM(Electro-Migration)에 의해 blowing되는 것을 막아주어 신뢰성을 확보하였다. 또한 program-verify-read 모드에서 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력하는 회로를 설계하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 8-비트 eFuse OTP IP의 레이아웃 면적은 $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$이다. In this paper, an IRD (internal read data) circuit preventing the reentry into the read mode while keeping the read-out DOUT datum at power-up even if noise such as glitches occurs at signal ports such as an input signal port RD (read) when a power IC is on, is proposed. Also, a pulsed WL (word line) driving method is used to prevent a DC current of several tens of micro amperes from flowing into the read transistor of a differential paired eFuse OTP cell. Thus, reliability is secured by preventing non-blown eFuse links from being blown by the EM (electro-migration). Furthermore, a compared output between a programmed datum and a read-out datum is outputted to the PFb (pass fail bar) pin while performing a sensing margin test with a variable pull-up load in consideration of resistance variation of a programmed eFuse in the program-verify-read mode. The layout size of the 8-bit eFuse OTP IP with a $0.18{\mu}m$ process is $189.625{\mu}m{\times}138.850{\mu}m(=0.0263mm^2)$.

Power IC용 고신뢰성 Differential Paired eFuse OTP 메모리 설계

박영배,김려연,최인화,하판봉,김영희,Park, Young-Bae,Jin, Li-Yan,Choi, In-Hwa,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.2

본 논문에서는 program-verify-read 모드를 갖는 고신뢰성 24bit differential paired eFuse OTP 메모리를 설계하였다. 제안된 program-verify-read 모드에서는 프로그램된 eFuse 저항의 변동을 고려하여 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 기능을 수행하는 동시에 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그리고 모의실험 결과 program-verify-read 모드에서 24-비트 differential paired eFuse OTP와 24-비트 듀얼 포트 eFuse OTP IP의 센싱 저항은 각각 $4k{\Omega}$과 $50k{\Omega}$으로 differential paired eFuse OTP의 센싱 저항이 작게 나왔다. In this paper, a high-reliability differential paired 24-bit eFuse OTP memory with program-verify-read mode for PMICs is designed. In the proposed program-verify-read mode, the eFuse OTP memory can do a sensing margin test with a variable pull-up load in consideration of programmed eFuse resistance variation and can output a comparison result through a PFb (pass fail bar) pin by comparing a programmed datum with its read one. It is verified by simulation results that the sensing resistance is lower with $4k{\Omega}$ in case of the designed differential paired eFuse OTP memory than $50k{\Omega}$ in case of its dual-port eFuse OTP memory.

Intra Oral CMOS X-ray Image Sensor용 DC-DC 변환기 설계

장지혜,김려연,허성근,김태우,하판봉,김영희,Jang, Ji-Hye,Jin, Li-Yan,Heo, Subg-Kyn,Josonen, Jari Pekka,Kim, Tae-Woo,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.10

본 논문에서는 구강센서를 소형화하고 제조 원가를 낮추기 위해 구강센서에서 필요로 하는 바이어스 회로를 구강센서 칩 내부에서 만들어주었다. 제안된 DC-DC 변환기 회로는 기준전류 발생기(reference current generator) 회로의 IREF를 이용하여 전압 레귤레이터(voltage regulator)에 필요한 기준전류와 바이어스 전류를 각각 공급해준다. 이들 전류가 각각의 전압 레귤레이 회로에서 해당되는 기준전압을 생성하여 부궤환(negative feedback)에 의해 목표전압을 regulation하게 된다. 그리고 기준전류가 전류 복사비(current mirror ratio)에 의해 mirroring되어 정전류인 IB0/IB1을 공급해주고, VREF 전압을 공급해주도록 설계하였다. $0.18{\mu}m$ X-ray CMOS 이미지 센서 공정을 이용하여 설계된 구강센서의 DC-DC 변환기의 출력 전압의 평균 전압, ${\sigma}$와 $4{\sigma}$는 양호한 측정 결과를 얻었다. 그리고 line-pair pattern 영상은 blurring 없이 높은 해상도 특성을 보였으며, 좋은 구강 영상을 획득하였다. A bias circuit required for an oral sensor is manufactured inside the oral sensor chip to reduce its size and cost. The proposed DC-DC converter supplies the required reference and bias currents for their corresponding regulators by using IREF of the reference current generator. Their target voltages of the voltage regulators are regulated by the negative mechanism by generating their reference voltages required for their corresponding regulators. In addition, a constant current IB0/IB1 is supplied by being mirrored by a current mirror ratio and then VREF is generated. It is confirmed by measurements that the average volatge, ${\sigma}$, and $4{\sigma}$ of the designed DC-DC converter for intra oral sensors with a $0.18{\mu}m$ X-ray CMOS process are within their required ranges. And the line-pair pattern image shows a high-resolution characteristic without blurring. Also, a good oral image can be obtained.

저면적.저전력 1Kb EEPROM 설계

여억녕,양혜령,김려연,장지혜,하판봉,김영희,Yu, Yi-Ning,Yang, Hui-Ling,Jin, Li-Yan,Jang, Ji-Hye,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2011 한국정보통신학회논문지 Vol.15 No.4

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다. In this paper, a logic process based 1-kbit EEPROM IP for RFID tag chips of 900MHz is designed. The cell array of the designed 1-kbit EEPROM IP is arranged in a form of four blocks of 16 rows x 16 columns, that is in a two-dimensional arrangement of one-word EEPROM phantom cells. We can reduce the IP size by making four memory blocks share CG (control gate) and TG (tunnel gate) driver circuits. We propose a TG switch circuit to supply respective TG bias voltages according to operational modes and to keep voltages between devices within 5.5V in terms of reliability in order to share the TG driver circuit. Also, we can reduce the power consumption in the read mode by using a partial activation method to activate just one of four memory blocks. Furthermore, we can reduce the access time by making BL (bit line) switching times faster in the read mode from reduced number of cells connected to each column. We design and compare two 1-kbit EEPROM IPs, two blocks of 32 rows ${\times}$ 16 columns and four blocks of 16 rows ${\times}$ 16 columns, which use Tower's $0.18{\mu}m$ CMOS process. The four-block IP is smaller by 11.9% in the layout size and by 51% in the power consumption in the read mode than the two-block counterpart.

CMOS x-ray 라인 스캔 센서 설계

허창원,장지혜,김려연,허성근,김태우,하판봉,김영희,Heo, Chang-Won,Jang, Ji-Hye,Jin, Liyan,Heo, Sung-Kyn,Kim, Tae-Woo,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.10

본 논문에서는 의료영상 뿐만 아니라 비파괴검사 등에 활용되고 있는 CMOS x-ray 라인 스캔 센서를 설계하였다. x-ray 라인 스캔 센서는 512열${\times}$4행의 픽셀 어레이(pixel array)를 갖고 있으며, DC-DC 변환기(converter)를 내장하였다. Binning 모드를 이용하여 픽셀 사이즈가 $100{\mu}m$, $200{\mu}m$, $400{\mu}m$이 되도록 선택할 수 있도록 하기 위해 no binning 모드, $2{\times}2$ binning 모드와 $4{\times}4$ binning 모드를 지원하는 픽셀 회로를 새롭게 제안하였다. 그리고 power supply noise와 입력 common mode noise에 둔감한 이미지 신호인 fully differential 신호를 출력하도록 설계하였다. $0.18{\mu}m$ x-ray CMOS 이미지 센서 공정을 이용하여 설계된 라인 스캔 센서의 레이아웃 면적은 $51,304{\mu}m{\times}5,945{\mu}m$ 이다. A CMOS x-ray line scan sensor which is used in both medical imaging and non-destructive diagnosis is designed. It has a pixel array of 512 columns ${\times}$ 4 rows and a built-in DC-DC converter. The pixel circuit is newly proposed to have three binning modes such as no binning, $2{\times}2$ binning, and $4{\times}4$ binning in order to select one of pixel sizes of $100{\mu}m$, $200{\mu}m$, and $400{\mu}m$. It is designed to output a fully differential image signal which is insensitive to power supply and input common mode noises. The layout size of the designed line scan sensor with a $0.18{\mu}m$ x-ray CMOS image sensor process is $51,304{\mu}m{\times}5,945{\mu}m$.

Logic 공정 기반의 비동기식 1Kb eFuse OTP 메모리 IP 설계

이재형,강민철,김려연,장지혜,하판봉,김영희,Lee, Jae-Hyung,Kang, Min-Cheol,Jin, Liyan,Jang, Ji-Hye,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.7

본 논문에서는 로직 공정 기반의 저전력 eFuse OTP 메모리 셀을 제안하였다. eFuse OTP 메모리 셀은 프로그램과 읽기 모드에 최적화되도록 각각의 트랜지스터를 사용하였으며, WL과 BL의 기생적인 커패시턴스를 줄이므로 읽기 모드에서의 동작 전류를 줄였다. 그리고 저전력, 저면적의 eFuse OTP 메모리 IP 설계를 위하여 비동기식 인터페이스, 분리된 I/O, 디지털 센싱 방식의 BL 감지 증폭기 회로를 사용하였다. 모의실험 결과 읽기 모드에서의 동작전류는 VDD, VIO 각각 349.5${\mu}$A, 3.3${\mu}$A로 나왔다. 그리고 동부하이텍 0.18${\mu}$m generic 공정으로 설계된 eFuse OTP 메모 리 IP의 레이아웃 면적은300 ${\times}$557${\mu}m^2$이다. We propose a low-power eFuse one-time programmable (OTP) memory cell based on a logic process. The eFuse OTP memory cell uses separate transistors optimized at program and read mode, and reduces an operation current at read mode by reducing parasitic capacitances existing at both WL and BL. Asynchronous interface, separate I/O, BL SA circuit of digital sensing method are used for a low-power and small-area eFuse OTP memory IP. It is shown by a computer simulation that operation currents at a logic power supply voltage of VDD and at I/O interface power supply voltage of VIO are 349.5${\mu}$A and 3.3${\mu}$A, respectively. The layout size of the designed eFuse OTP memory IP with Dongbu HiTek's 0.18${\mu}$m generic process is 300 ${\times}$557${\mu}m^2$.

저전력 OTP Memory IP 설계 및 측정

김정호,장지혜,김려연,하판봉,김영희,Kim, Jung-Ho,Jang, Ji-Hye,Jin, Liyan,Ha, Pan-Bong,Kim, Young-Hee 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.11

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다. In this paper, we propose a design technique which replaces logic transistors of 1.2V with medium-voltage transistors of 3.3V having small off-leakage current in repetitive block circuits where speed is not an issue, to implement a low-power eFuse OTP memory IP in the stand-by state. In addition, we use dual-port eFuse cells reducing operational current dissipation by reducing capacitances parasitic to RWL (Read word-line) and BL (Bit-line) in the read mode. Furthermore, we propose an equivalent circuit for simulating program power injected to an eFuse from a program voltage. The layout size of the designed 512-bit eFuse OTP memory IP with a 90nm CMOS image sensor process is $342{\mu}m{\times}236{\mu}m$. It is confirmed by measurement experiments on 42 samples with a program voltage of 5V that we get a good result having 97.6 percent of program yield. Also, the minimal operational supply voltage is measured well to be 0.9V.