멀티레벨 낸드 플래쉬 메모리 프로그램 포화 영역에서의 IPD 층에 트랩된 전하의 손실 효과에 의한 문턱 전압 저하 특성에 대한 연구

최채형,최득성,정승현,Choi, Chae-Hyoung,Choi, Deuk-Sung,Jeong, Seung-Hyun 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3

본 연구에서는 멀티 레벨 플래쉬 메모리 셀의 프로그램 포화영역에서 트랩된 전하 손실 효과에 의한 데이터 보유 특성에 대한 연구를 진행하였다. Incremental Step Pulse Programming(ISPP) 방식에 의한 전압 인가 시 셀의 문턱 전압은 선형적으로 증가하다 일정 수준 이상의 전압에 도달하면 더 이상 증가 하지 않는 현상을 문턱 전압 포화 현상이라고 한다. 이는 프로그램 시 플로팅 게이트에 축적된 전하가 Inter-Poly Dielectric(IPD) 층을 통해 컨트롤 게이트로 빠져 나가는 것에 원인이 있다. 본 연구는 열적 스트레스에 의한 문턱 전압의 보유 특성이 선형 영역에서보다 포화 영역에서 심각하게 저하되는 현상의 원인규명에 대한 연구이다. 이를 평가하기 위해 프로그램 후 데이터 보유(data retention) 특성 평가 및 반복 읽기 측정을 진행하였다. 또한 여러 가지 측정 패턴을 이용한 측정 조건 분리 실험을 통해 검증하였다. 그 결과 포화 영역에서의 문턱 전압 저하 특성의 원인은 포화 시 가해진 높은 전압에 의해 플로팅 게이트와 컨트롤 게이트 사이의 인터 폴리 절연막 IPD 층의 질화막에 트랩된 전자의 손실 효과인 것으로 나타났다. IPD 층의 질화막에 전하 트랩 현상이 발생하고 열적 스트레스가 가해진 후 트랩된 전하가 다시 빠져 나오면서 문턱 전압의 저하가 발생하고 이는 소자의 신뢰성에 나쁜 영향을 미친다. 낸드 플래쉬 메모리 셀의 프로그램 포화 영역 문턱 전압을 증가시키기 위해서는 질화막에 트랩된 전하의 손실을 고려하여 플로팅 게이트의 전하저장 능력을 향상시켜야 하며 IPD 막에 대한 주의 깊은 설계가 필요하다. This research scrutinizes the data retention characteristics of the MLC NAND Flash Memory instigated by the loss effect of trapped charge when the memory is in the state of program saturation. It is attributed to the threshold voltage saturation phenomenon which engenders an interruption to the linear increase of the voltage in the memory cell. This phenomenon is occasioned by the outflow of the trapped charge from the floating gate to the control gate, which has been programmed by the ISPP (Incremental Step Pulse Programming), via Inter-Poly Dielectric (IPD). This study stipulates the significant degradation of thermal retention characteristics of threshold voltage in the saturation region in contrast to the ones in the linear region. Thus the current study evaluates the data retention characteristics of voltage after the program with a repeated reading test in various measurement conditions. The loss effect of trapped charge is found in the IPD layer located between the floating gate and the control gate especially in the nitride layer of the IPD. After the thermal stress, the trapped charge is de-trapped and displays the impediment of the characteristic of reliability. To increase the threshold saturation voltage in the NAND Flash Memory, the storage ability of the charge in the floating gate must be enhanced with a well-thought-out designing of the module in the IPD layer.

실리콘 다이아프램 구조에서 전단응력형 압전저항의 특성 분석

최채형,최득성,안창회 한국마이크로전자및패키징학회 2018 마이크로전자 및 패키징학회지 Vol.25 No.3

본 연구에서는 Si/SiO2/Si-sub 구조의 SDB (silicon-direct-bonding) 웨어퍼 상에 형성된 다이아프램(diaphragm)에 제조된 전단응력형 압전저항 특성을 분석하였다. 다이아프램은 MEMS (Microelectromechanical System) 기술을 이용해 형성하였다. TMAH 수용액을 이용해 웨이퍼 후면을 식각하여 형성된 다이아프램 구조는 각종 센서제작에 활용할 수 있다. 본 연구에서는 다이아프램 상에 형성시킨 전단응력형 압전저항의 최적의 형상조건을 ANSYS 시뮬레이션을 통하여 찾고 실제 반도체 미세가공기술을 이용해 다이아프램 구조를 형성시키고 이에 붕소(boron)을 주입하여 형성시킨 전단응력형 압전저항의 특성을 시뮬레이션 결과와 비교 분석하였다. 압력감지 다이아프램은 정방형으로 제조되었다. 다이아프램의 모서리의 중심부에서 동일한 압력에 대한 최대 전단응력은 구조물이 정방형일 때 발생한다는 것을실험으로 확인할 수 있었다. 따라서 압전저항은 다이아프램의 가장자리 중앙에 위치시켰다. 제조된 전단응력형 압전저항은 시뮬레이션 결과와 잘 일치하였고 2200 μm × 2200 μm 크기의 다이아프램에 형성된 압전저항의 감도는 183.7 μV/kPa 로 나타났으며 0~100 kPa 범위의 압력에서 1.3%FS의 선형성을 가졌으며 감도의 대칭성 또한 우수하게 나타났다. In this paper, we investigated the characteristics of shear stress type piezoresistor on a diaphragm structure formed by MEMS (Microelectromechanical System) technology of silicon-direct-bonding (SDB) wafers with Si/SiO2/Sisub. The diaphragm structure formed by etching the backside of the wafer using a TMAH aqueous solution can be used for manufacturing various sensors. In this study, the optimum shape condition of the shear stress type piezoresistor formed on the diaphragm is found through ANSYS simulation, and the diaphragm structure is formed by using the semiconductor microfabrication technique and the shear stress formed by boron implantation. The characteristics of the piezoelectric resistance are compared with the simulation results. The sensing diaphragm was made in the shape of an exact square. It has been experimentally found that the maximum shear stress for the same pressure at the center of the edge of the diaphragm is generated when the structure is in the exact square shape. Thus, the sensing part of the sensor has been designed to be placed at the center of the edge of the diaphragm. The prepared shear stress type piezoresistor was in good agreement with the simulation results, and the sensitivity of the piezoresistor formed on the 2200 μm × 2200 μm diaphragm was 183.7 μV/kPa and the linearity of 1.3 %FS at the pressure range of 0~100 kPa and the symmetry of sensitivity was also excellent.

PCT 후 비정상 AlxOy 층 형성에 의해 발생된 불량 연구

최채형,최득성,정승현 대한전자공학회 2014 전자공학회논문지 Vol.51 No.11

In this paper, we have proceeded research for failures of semiconductor device stressed by Pressure Cooker Test(PCT). After PCT stress, we found various failures such as delamination between aluminium line and device layers and chemical composition transition of aluminium. We have executed the analysis using the physical and chemical observation equipments. There were the main failures that aluminium loss of aluminium pad is occurred and AlxOy(Al2O3 or Al(OH)3)) layer is formed abnormally. The primary cause of the failures is reaction of supplied fluorine or chlorine gases and infiltrated moisture during etching process. 본 연구에서는 반도체 소자의 Pressure Cooker Test (PCT) 실시 후 발생한 불량의 원인 규명에 대한 연구를 진행하였다. 소자의 PCT 처리 후 알루미늄 배선과 소자 층들 사이의 층간박리와 알루미늄의 화학적 구성 변화 등의 불량이 발생되었다. 다양한 물리적, 화학적 관찰 도구를 활용하여 분석 진행한 결과 알루미늄 패드에서 알루미늄의 손실이 발생하였고, AlxOy(Al2O3 또는 Al(OH)3)) 층이 비정상적으로 형성됨을 관찰하였다. 알루미늄 손실과 AlxOy 층 형성의 원인은 식각 공정 시 공급되는 F, Cl 가스와 침투된 수분의 반응에 의한 것이다.

3차원 SONOS 낸드 플래쉬 메모리 셀 적용을 위한 String 형태의 폴리실리콘 박막형 트랜지스터의 특성 연구

최채형,최득성,정승현,Choi, Chae-Hyoung,Choi, Deuk-Sung,Jeong, Seung-Hyun 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다. In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means of the estimation for the doping concentration of channel and source/drain of selective transistor. As the doping concentration was increased, the channel current was increased and the characteristic of erase was improved. It was believed that the improvement of erase characteristic was probably due to the higher channel potential induced by GIDL current at the abrupt junction. In the condition of process optimum, program windows of threshold voltages were about 2.5V after writing and erasing. In addition, it was obtained that the swing value of poly Si TFT and the reliability by bake were enhanced by increasing process temperature of tunnel oxide.

강자성체 박막을 이용한 3차원 홀 센서의 감도 개선

최채형(Chae Hyoung Choi),이지연(Ji Yeon Lee),남태철(Tae Chul Nam),이태홍(Tae Hong Lee) 영남대학교 정보통신연구소 1999 정보통신연구소논문집 Vol.6 No.1

N/A

PCT 후 비정상 Al<SUB>x</SUB>O<SUB>y</SUB> 층 형성에 의해 발생된 불량 연구

최채형(Chae-Hyoung Choi),최득성(Deuk-Sung Choi),정승현(Seung-Hyun Jeong) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.11

본 연구에서는 반도체 소자의 Pressure Cooker Test (PCT) 실시 후 발생한 불량의 원인 규명에 대한 연구를 진행하였다. 소자의 PCT 처리 후 알루미늄 배선과 소자 층들 사이의 층간박리와 알루미늄의 화학적 구성 변화 등의 불량이 발생되었다. 다양한 물리적, 화학적 관찰 도구를 활용하여 분석 진행한 결과 알루미늄 패드에서 알루미늄의 손실이 발생하였고, AlxOy(Al₂O₃ 또는 Al(OH)₃)) 층이 비정상적으로 형성됨을 관찰하였다. 알루미늄 손실과 AlxOy 층 형성의 원인은 식각 공정 시 공급되는 F, Cl 가스와 침투된 수분의 반응에 의한 것이다. In this paper, we have proceeded research for failures of semiconductor device stressed by Pressure Cooker Test(PCT). After PCT stress, we found various failures such as delamination between aluminium line and device layers and chemical composition transition of aluminium. We have executed the analysis using the physical and chemical observation equipments. There were the main failures that aluminium loss of aluminium pad is occurred and AlxOy(Al₂O₃ or Al(OH)₃)) layer is formed abnormally. The primary cause of the failures is reaction of supplied fluorine or chlorine gases and infiltrated moisture during etching process.

논문 : 트랜치 구조의 3 차원 홀 센서

최채형 ( Chae Hyoung Choi ),이지연 ( Ji Yeun Lee ),남태철 ( Tae Chul Nam ) 영남대학교 정보통신연구소 2002 정보통신연구소논문집 Vol.9 No.1

트랜치 구조를 갖는 3차원 홀 센서의 감도 개선에 관한 연구

이지연,최채형 한국마이크로전자및패키징학회 2001 마이크로전자 및 패키징학회지 Vol.8 No.4

3차원 홀 센서는 두 개의 수평 자계($\chi$, y성분) 검출부와 한 개의 수직 자계(z 성분) 검출부를 갖는다. 종래의 3차원 홀 센서는 일반적으로 $B_{z}$에 대한 감도가 $B_\chi, B_y$에 대한 감도의 약 1/10정도에 그친다. 본 연구에서는 새로운 구조를 갖는 3차원 홀 센서를 제안하였다. 이방성 식각을 이용하여 트랜치를 형성함으로써 감도를 약 6배 증가시켰다. 또한 자속을 집속시키기 위하여 웨이퍼 후면에 강자성체 박막을 증가시킴으로써 $B_{z}$에 대한 감도를 $B_\chi, B_y$에 대한 감도의 약 80% 정도로 증가시켰다. 전류 3 mA를 인가했을 때, Ni/Fe 박막을 증착하여 제작된 센서의 감도는 $B_\chi, B_y$, B$_{z}$ 에 대하여 각각 120.1 mV/T, 111.7 mV/T, 그리고 95.3 mV/T로 측정되었다. 센서의 선형성을 오차가 $\pm$3%로 우수하였다. The 3-D Hall sensor has two horizontal magnetic field sensing parts ($\chi$, y components) and one vertical magnetic field sensing part (z component). For conventional, 3-D Hall sensor it is general that the sensitivity for $B_{z}$ is about 1/10 compared with those for $B_\chi$ or $B_y$. Therefore, in this work, we proposed 3-D Hall sensor with new structure. We have increased the sensitivity about 6 times to form the trench using anisotropic etching. And we have increased the sensitivity for the $B_z$ by 80% compared with those of $B_\chi$ and$B_y$ using deposition of the ferromagnetic thin films on the bottom surface of the wafer to concentrate the magnetic fluxes. When the input current was 3 mA, sensitivities of the fabricated sensor with Ni/Fe film for $B_\chi, B_y$ and $B_{z}$ were measured as 120.1 mV/T, 111.7 mV/T, 95.3 mV/T, respectively. The measured linearity of the sensor was within $\pm$3% of error.

DRAM 소자의 PCT 신뢰성 측정 후 비정상 AlXOY 층 형성에 의해 발생된 불량 연구

최득성,정승현,최채형 한국마이크로전자및패키징학회 2018 마이크로전자 및 패키징학회지 Vol.25 No.3

This research scrutinizes the reason of failure after pressure cooker test (PCT) for DRAM device. We use the physical inspecting tools, such as microscope, SEM and TEM, and finally find the discolor phenomenon, corrosion of Al and delamination of inter-metal dielectric (IMD) in the failed devices after PCT. Furthermore, we discover the abnormal AlXOY layer on Al through the careful additional measurements. To find the reason, we evaluate the effect of package ball size and pinhole in passivation layer. Unfortunately, those aren`t related to the problems. We also estimate halide effect of Al. The halogens such like Cl are contained within EMC material. Those result in the slight improving of PCT characteristics but do not perfectly solve the problems. We make a hypothesis of Galvanic corrosion. We can find the residue of Ti at the edge of pad open area. We can see the improving the PCT characteristics by the time split of repair etch. The possible mechanism of the PCT failure can be deduced as such following sequence of reactions. The remained Ti reacts on the pad Al by Galvanic corrosion. The ionized Al is easily react with the H2O supplied under PCT environment, and finally transfers to the abnormal AlXOY layer. 본 연구에서는 DRAM 소자의 Pressure Cooker Test (PCT) 신뢰성 평가 후 발생한 불량 원인에 대한 연구를진행하였다. 불량 시료의 물리적 관측 결과 변색, Al의 부식 및 손실, 그리고 금속 간 중간 절연막 박리 등이 관측되었다. 추가 물리적 화학적 분석 결과 비정상적인 물질인 AlXOY 층을 발견하였다. 불량 원인을 파악 하기 위해 package ball 크기 실험 및 보호막 pin hole 등의 연관성 실험을 진행하였으나 원인으로 판명되지 않았다. 또한 EMC 물질에 포함되어 있는 Cl에 의한 Al 할로겐화 평가를 진행하였다. 진행 결과 약간의 개선 효과를 보였지만 완벽한 문제 해결을 이루어 내지못했다. Galvanic corrosion 가능성 가설을 세웠고, 면밀한 분석 결과 pad open 지역에서 Ti 잔존물을 발견할 수 있었다. 검증 실험으로 repair 식각 분리 실험을 진행하여 개선 효과를 보았다. 개선 된 조건에서 PCT 신뢰성 기준치를 만족 하는 결과를 얻었다. 금번 PCT 불량 메카니즘은 다음과 같이 설명할 수 있다. 공정 repair etch시 Ti 잔류물이 남아 Galvanic 메커니즘에 의해 Al이 이온화 된다. 이온화 된 Al이 후속 PCT 신뢰성 측정 시 H2O와 반응하여 비 정상 물질인 AlXOY 를 생성하였다.

트랜치 구조 및 강자성체 박막을 이용한 홀 센서의 감도 대칭성 구현

박재성(Jae-Sung Park),최채형(Chae-Hyoung Choi) 대한전자공학회 2008 電子工學會論文誌-SC (System and control) Vol.45 No.4

일반적으로 종래의 3 차원 홀 센서는 일반적으로 Bz에 대한 감도가 Bx, By에 대한 감도의 약 1/10정도에 그친다. 따라서 본 연구에서는 새로운 구조를 갖는 3 차원 홀 센서를 제안하였다. 이방성 식각을 이용하여 트랜치를 형성함으로써 감도를 약 6배 증가시켰다. 또한 자속을 집속시키기 위하여 웨이퍼 후면에 강자성체 박막을 증착시킴으로써 Bz에 대한 감도를 Bx, By에 대한 감도의 약 80%정도로 증가시켰다. 제작된 센서의 감도는 각각 361V/AㆍT, 335V/AㆍT, 그리고 286V/AㆍT로 측정되었다. 센서는 360° 회전체에 대해 사인파의 출력을 가졌다. 패키징 된 센서의 감응부의 면적은 1.2×1.2㎟이었다. 센서의 선형성은 오차가 ±3%로 우수하였다. 제작된 센서의 분해능은 약 1×10<SUP>-5</SUP>T였다. Generally, for conventional 3-D Hall sensor it is general that the sensitivity for Bz is about 1/10 compared with those for Bx or By. Therefore, in this work, we proposed 3-D Hall sensor with new structures. We have increased the sensitivity about 6 times to form the trench using anisotropic etching. And we have increased the sensitivity for the Bz by 80 % compared with those of Bx and By using deposition of the ferromagnetic thin films on the bottom surface of the wafer to concentrate the magnetic fluxes. Sensitivities of the fabricated sensor with Ni/Fe film for Bx, By, and Bz were measured as 361㎷/T, 335㎷/T, and 286㎷/T, respectively. It has also showed sine wave of Hall voltages over a 360° rotation. A packaged sensing part was 1.2×1.2㎟. The measured linearity of the sensor was within ±3% of error. Resolution of the fabricated sensor was measured by 1×10<SUP>-5</SUP>T.