http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 조재찬 (검색결과 17 건)
- 무료
- 기관 내 무료
- 유료
-
-
Mg 첨가에 따른 A356 합금의 열처리 및 기계적 특성 변화
조재찬 ( Jae-chan Jo ),김광삼 ( Kwang-sam Kim ),임인택 ( In-taek Im ),김대환 ( Dae-hwan Kim ),심성용 ( Sung-yong Shim ),임수근 ( Su-gun Lim ) 한국주조공학회 2016 한국주조공학회지 Vol.36 No.6
The effects of Mg addition on heat treatment and mechanical properties of A356 alloy were investigated. With increased amounts of Mg addition to A356 alloy, the grain size decreased and eutectic Si was refined. And, this process can improve the mechanical properties. Solid solution heat treatment causes the spheroidizing of eutectic Si. In this study, although eutectic Si was refined with Mg addition, solid solution time increased from 2 hours to 6 hours with Mg addition, and aging time also increased, from 4 hours to 8 hours. After heat treatment, Mg2Si remained in a formation of Chinese script. And, Chinese script Mg2Si formed with Mg addition caused a reduction of the elongation of the alloys according to the stress concentration.
-
-
-
정우재,김민우,조재찬,정윤호,Jeong, Woojae,Kim, Minwoo,Cho, Jaechan,Jung, Yunho 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.3
본 논문에서는 restricted coulomb energy(RCE) 신경망 기반 가스 분류기를 제안하고, 이의 실시간 학습 및 분류를 위한 하드웨어 구현 결과를 제시한다. RCE 신경망은 네트워크 구조가 학습에 따라 유동적이며, 실시간 학습 및 분류가 가능하므로, 가스 분류 응용에 적합한 특징을 갖는다. 설계된 가스 분류기는 UCI gas dataset에 대해 99.2%의 분류 정확도를 보였으며, Intel-Altera cyclone IV FPGA 기반 구현 결과, 26,702개의 logic elements로 구현 가능함을 확인하였다. 또한, FPGA test system을 구성하여 63MHz의 동작 주파수로 실시간 검증을 수행하였다. In this paper, we propose the gas classifier based on restricted column energy neural network (RCE-NN) and present its hardware implementation results for real-time learning and classification. Since RCE-NN has a flexible network architecture with real-time learning process, it is suitable for gas classification applications. The proposed gas classifier showed 99.2% classification accuracy for the UCI gas dataset and was implemented with 26,702 logic elements with Intel-Altera cyclone IV FPGA. In addition, it was verified with FPGA test system at an operating frequency of 63MHz.
-
김민우,정우재,조재찬,정윤호 한국항행학회 2018 韓國航行學會論文誌 Vol.22 No.6
In this paper, we propose a hand gesture recognizer using restricted coulomb energy (RCE) neural network, and present hardware implementation results for real-time learning and recognition. Since RCE-NN has a flexible network architecture and real-time learning process with low complexity, it is suitable for hand recognition applications. The 3D number dataset was created using an FPGA-based test platform and the designed hand gesture recognizer showed 98.8% recognition accuracy for the 3D number dataset. The proposed hand gesture recognizer is implemented in Intel-Altera cyclone IV FPGA and confirmed that it can be implemented with 26,702 logic elements and 258Kbit memory. In addition, real-time learning and recognition verification were performed at an operating frequency of 70MHz. 본 논문에서는 RCE (restricted coulomb energy) 신경망을 이용한 손동작 인식기를 제안하고, 이의 실시간 학습 및 인식을 위한 하드웨어 구현 결과를 제시한다. RCE 신경망은 네트워크 구조가 학습에 따라 유동적이며, 학습 알고리즘이 여타 신경망에 비해 비교적 간단하기 때문에 실시간 학습 및 인식이 가능하므로 손동작 인식기에 적합한 장점을 갖는다. FPGA 기반 검증 플랫폼을 사용하여 3D 숫자 데이터 셋을 생성하였으며, 설계된 손동작 인식기는 3D 숫자 데이터 셋에 대해 98.8%의 인식 정확도를 나타냈다. 제안된 손동작 인식기는 Intel-Altera cyclone Ⅳ FPGA 기반 구현 결과, 26,702개의 logic elements로 구현 가능함을 확인하였으며, 70MHz의 동작 주파수로 실시간 학습 및 인식 결과에 대한 검증을 수행하였다.
-
이두현,김현,조재찬,정윤호 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.1
In this paper, we propose a low-complexity feature detection algorithm for object tracking and present hardwarearchitecture design and implementation results for real-time processing. The existing Shi-Tomasi algorithm shows goodperformance in object tracking applications, but has a high computational complexity. Therefore, we propose an efficientfeature detection algorithm, which can reduce the operational complexity with the similar performance to Shi-Tomasialgorithm, and present its real-time implementation results. The proposed feature detector was implemented with 1,307logic slices, 5 DSP 48s and 86.91Kbits memory with FPGA. In addition, it can support the real-time processing of 54fpsat an operating frequency of 114MHz for 1920×1080 FHD images. 본 논문에서는 객체 추적을 위한 간소화된 특징점 검출 알고리즘을 제안하고, 이의 실시간 처리를 위한 하드웨어 구조 설계 및 구현 결과를 제시한다. 기존 Shi-Tomasi 알고리즘은 객체 추적 응용에서 우수한 성능을 보이지만, 연산 복잡도가 큰문제가 존재한다. 따라서, 기존 알고리즘에 비해 연산 복잡도를 간소화시키면서 유사한 성능 지원이 가능한 효율적인 특징점검출 알고리즘을 제안하고, 하드웨어 설계 및 구현 결과를 제시한다. 제안된 특징점 검출기는 FPGA 기반 구현 결과, 1,307개의 logic slices, 5개의 DSP 48s, 86.91Kbit의 메모리로 구현 가능함을 확인하였으며, 114MHz의 동작 주파수로 1920×1080FHD급 영상에 대해 54fps의 실시간 처리가 가능하다.212
-
MIMO 시스템을 위한 다채널 FFT 프로세서의 설계 및 구현
정용철 ( Yongchul Jung ),조재찬 ( Jaechan Cho ),정윤호 ( Yunho Jung ) 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.6
본 논문에서는 MIMO(multiple input multiple output) 시스템을 위한 저복잡도 FFT(fast Fourier transform) 프로세서의 설계 및 구현 결과를 제시하였다. 무선랜을 이용한 다양한 멀티미디어 서비스 등을 이용하기 위해 높은 채널 용량과 Gbps급 전송이 가능한 시스템에 대한 요구와 함께 IEEE 802.11ac 규격이 채택되었다. MIMO-OFDM (orthogonal frequency duplex multiplexing) 기술을 사용하는 IEEE 802.11ac 규격의 무선랜 시스템은 최대 8개의 안테나 구성 및 20-160 MHz 대역폭을 지원해야한다. 따라서, 제안된 FFT 프로세서는 8채널 64, 128, 256, 512 point 가변길이를 지원한다. 또한, 비단순 승산기의 수를 감소시키기 위해서 MRMDC(mixed-radix multipath delay commutator) 구조를 적용하였고, 이로 인해 제안된 FFT 프로세서는 기존 FFT 프로세서에 비해 현저히 낮은 복잡도로 구현 가능하다. 구현 결과, 제안된 FFT processor는 기존 방식인 radix-2 SDF 구조 대비 gate count가 50 % 감소 가능하였고, 8 채널 MR-2/2/2/4/2/4/2 MDC 구조와 8채널 MR-2/2/2/8/8 MDC 구조 대비 logic gate 수를 각각 18 %와 17 % 감소 가능함이 확인되었다. In this paper, a low complexity fast Fourier transform(FFT) processor is proposed for multiple input multiple output(MIMO) systems. The IEEE 802.11ac standard has been adopted along with the demand for a system capable of high channel capacity and Gbps transmission in order to utilize various multimedia services using a wireless LAN. The proposed scalable FFT processor can support the variable length of 64, 128, 256, and 512 for 8x8 antenna configuration as specified in IEEE 802.11ac standard with MIMO-OFDM scheme. By reducing the required number of non-trivial multipliers with mixed-radix(MR) and multipath delay commutator(MDC) architecture, the complexity of the proposed FFT processor was dramatically decreased. Implementation results show that the proposed FFT processor can reduced the logic gate count by 50%, compared with the radix-2 SDF FFT processor. Also, compared with the 8-channel MR-2/2/2/4/2/4/2 MDC processor and 8-channel MR-2/2/2/8/8 MDC processor, it is shown that the gate count is reduced by 18% and 17% respectively.
-
시계열 데이터 분류를 위한 고속 DTW 가속기 설계 및 구현
최원영(Wonyoung Choi),조재찬(Jaechan Cho),정윤호(Yunho Jung) 대한전자공학회 2021 전자공학회논문지 Vol.58 No.3
본 논문에서는 시계열 데이터 간의 유사도 측정에서 효율적인 알고리즘인 DTW (dynamic time warping)의 연산 복잡도를 감소시키기 위한 하드웨어 구조를 제안하며, 이에 대한 구현 및 실험 결과를 제시한다. DTW 기법은 time-dependent 특성에 대응하기 위해 데이터들을 시간 축 상에서 정렬하는 과정을 거치며, 가능한 모든 정렬들 중 가장 최적의 정렬을 찾아 유사도를 측정한다. 이에 따라, 다른 알고리즘들에 비해 우수한 분류 성능을 나타내지만, 높은 연산 복잡도에 의해 응용에 제약을 갖는다. DTW의 높은 연산 복잡도를 낮추기 위해 다양한 방법들이 제시되었으며, 최근에는 기존의 다양한 DTW의 복잡도 개선방법들을 조합하여 추가적인 속도 개선을 위한 연구들이 진행 중에 있다. 그리고 속도를 더 향상시키기 위해 하드웨어 구현을 통한 속도 개선 방법이 연구되고 있다. 현재 제안된 DTW 속도 개선을 위한 최적의 하드웨어 구조는 DTW 연산 행렬의 각 요소가 이전 주위 요소들의 값들에 영향을 받는 DTW 연산 규칙을 준수하며 최적화된 연산 순서를 적용하여 연산 시간을 단축시켰지만, 여전히 제약 조건이 큰 일부 응용에는 많은 연산 시간을 필요로 한다. 이에 본 논문에서는 기존의 DTW 연산 규칙을 변형하고, 이를 반복 연산 기법을 활용하여 변형된 연산의 결과들을 보상함으로써 추가적인 연산 시간의 단축이 가능한 하드웨어 구조를 제안한다. FPGA 구현을 통한 실험 결과, 제안된 DTW 가속기는 기존의 DTW 가속기와 비교해 평균 약 61.3%의 연산 시간의 감소율을 나타냈으며, 약 3584개의 slice 및 1090 bits memory를 사용해 86MHz로 동작함을 확인하였다. In this paper, we propose a hardware architecture to reduce the computational complexity of dynamic time warping (DTW), an efficient algorithm in measuring similarity between time series data, and present implementation and experimental results. The DTW method performs an alignment process on a time axis to deal with the time-dependent characteristics of two time series data, and finds the optimal alignment among all possible alignments to accurately measure the similarity. Various methods have been proposed to reduce the high computational complexity of DTW, and recently, studies for additional speed improvement by combining various existing DTW complexity improvement methods are in progress. In addition, in order to further improve the speed, a method of speed improvement by hardware implementation is being studied. The currently proposed optimal hardware architecture for DTW speed improvement complies with the DTW arithmetic rules in which each element of the DTW calculation matrix is affected by the values of the previous neighboring factors, and reduces the execution time by applying the optimized calculation sequence, but some applications with large constraints still require a lot of execution time. Therefore, in this paper, we propose a hardware architecture that can reduce the additional execution time by modifying the existing DTW arithmetic rules and compensating for the results of the modified arithmetic by using an iterative computation technique. As a result of the experiment by the FPGA implementation, the proposed DTW accelerator showed an average reduction rate of about 61.3% of the execution time compared to the existing DTW accelerator, and it operates at 86MHz using about 3,584 slices and 1,090 bits memory.
-
ScienceON연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
