CPLD System 개발과 설계에 관한 연구

윤충모,김재진 (사)디지털산업정보학회 2005 디지털산업정보학회논문지 Vol.1 No.2

FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘에 관한 연구

윤충모,김재진,Youn, Choong-Mo,Kim, Jae-Jin 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.12

본 논문은 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다. In this paper, reuse module generation algorithm consider the power consumption for FPGA technology mapping is proposed. To proposed algorithm is RT library generating algorithm, consider power consumption for reuse module using FPGA technology mapping. In the first, selected FPGA for power consumption calculation. Technology mapping process have minimum total power consumption consider LUT's constraint in selected FPGA. A circuit into device by selected proper modules of allocation result for power consumption constraint using data.

시간제약 조건하에서 순차 회로를 위한 CPLD 기술 매핑 제어 알고리즘 개발

윤충모,김재진,Youn, Chung-Mo,Kim, Jae-Jin 대한전자공학회 1999 電子工學會論文誌-T Vol.t36 No.4

시간제약 조건하에서 순차회로를 위한 새로운 CPLD(Complexity Programmable Logic Device) 기술 매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG(Directed Acyclic Graph)로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 최소의 면적을 가질 수 있으며 처리 시간을 고려하기 위한 것이다. 기존의 CPLD 기술 매핑 알고리즘인 TEMPLA의 경우 팬 아웃 프리 트리를 구성할 때 출력 에지의 수가 2이상인 노드를 서브 그래프로 분할함으로서 매핑 결과 시간 제약 조건을 초과할 수 있다. 또한, TMCPLD(Technology Mapping for CPLD)의 경우는 출력 에지의 수가 2 이상인 노드를 포함한 트리를 복제하여 전체의 노드수가 증가되어 전체 수행시간이 길어지는 단점을 가지고 있다. 이러한 단점을 보완하기 위해 노드만을 복제한 팬 아웃 프리 트리의 구성방법을 제안한다. 시간제약 조건과 조사의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB(Configurable Logic Block)의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었다. We propose a new CPLD(Complexity Programmable Logic Device) technology mapping algorithm improving run-time under time constraint. In our technology mapping algorithm, a given logic equation is constructed as the DAG(Directed Acyclic Graph) type, then the DAG is reconstructed by replicating the node that outdegree is more than or equal to 2. As a result, it makes delay time and the number of CLBs, run-time to be minimized. Also, after the number of multi-level is defined and cost of each nodes is calculated, the graph is partitioned in order to fit to k that is the number of OR term within CLB. The partitioned nodes are merged through collapsing and bin packing is performed in order to fit to the number of OR term within CLB(Configurable Logic Block). In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces run-time and the number of CLBs much more than the TEMPLA.

시간제약 조건하에서 순차 회로를 위한 CPLD 기술 매핑 알고리즘 개발

윤충모,김희석,Youn, Chung-Mo,Kim, Hi-Seok 한국정보처리학회 2000 정보처리논문지 Vol.7 No.1

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 앙웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술 매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행 시간을 개선하기 위한 것이다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 게산하여 CPLD를 구성하고 있는 CLV의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다. In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that if fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs bu 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.

Flip-flop을 이용한 구형파 출력센서회로의 개발 관한연구

윤충모,정용진 瑞逸專門大學 1996 論文集 Vol.14 No.-

CPLD와 RTL의 바인딩설계

윤충모 瑞逸大學 1998 論文集 Vol.16 No.-

To implement the PLD by using EDIT netlist, which have been generally used in most CAD tools. In this paper joined imformation extraction algorithm which can extract joined imformation from the joined imformation of the Netlists is developed. Boolean Equation Expander which can transform boolean equation generated by Booleam Equation Generator into two-level boolean equation generated by using Boolean Extraction alogrithm, Boolean Equation Generation algorithm, and Boolean Equation Generator is implementd tool. In addition it is verifed that the result of comparing the JEDEC file of the PLD with the PALSAM tool is equivalent and the resulting digital clock, 4-bit counter and traffic light controller is equivalent too.

디지털 방식 PLD 개발과 설계에 관한 연구

윤충모,김재진 (사)디지털산업정보학회 2006 디지털산업정보학회논문지 Vol.2 No.2

시간제약 조건하에서 수행시간을 개선한 CPLD 기술 매핑 알고리즘 개발

윤충모 瑞逸大學 1999 論文集 Vol.17 No.-

In this paper, we propse a new CPLD technology mapping algorithm improving run-time under time constraint. In our technology mapping algorithm, a given logic equation is constructed as the DAG type, then the DAG is reconstructed by replicating the node that outdegree is more than or equal to 2. As a results, it makes delay time and the number of CLBs, run-time to be minimized. Also, after the number of multi-level is defined and cost of each nodes is calculated, the graph is partitioned in order to fit to k that is the number of OR term within CLB. The partitioned nodes are merged through collapsing and bin packing is performed in order to fit to the number of OR term within CLB. In the results of experiments to MCNC circuits for logic systhesis benchmark, we can shows that proposed technology mapping algorithm reduces run-time much more than the TMCPLD.

EDIF 네트리스트를 이용한 PLD 설계

윤충모 瑞逸專門大學 1997 論文集 Vol.15 No.-

To implement the PLD by using EDIF netlist, which have been generally used in most CAD tools. In this paper joined information extraction algorithm which can extract joined information from the joined information of the Netlists is developed. Boolean Equation Expander which can transform boolean equation generated by Boolean Equation Generator into two-level boolean equation to be PLD are developed. The two-level boolean equation generated by using Boolean Extraction alogrithm, Boolean Equation Generation algorithm, and Boolean Equation Generator is implemented tool. In addition it is verified that the result of comparing the JEDEC file of the PLD with the PALSAM tool is equivalent and the resulting digital clock, 4-bit counter and traffic light controller is equivalent too.

시간제약 조건하에서 순차 회로를 위한 수행시간을 개선한 CPLD 기술 매핑 알고리즘 개발

윤충모,김희석,Yun, Chung-Mo,Kim, Hui-Seok 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.4

본 논문에서는 시간제약 조건하에서 순차회로를 위한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한다. 조합논리 부분을 DAG로 표현하여 그래프 분할과 collapsing, bin packing을 수행한다. 그래프 분할에서 DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 기존의 CPLD 기술매핑 알고리즘으로 제안된 TEMPLA보다 적은 면적으로 회로를 구현하고, TMCPLD의 단점인 전체 수행시간을 개선하기 위한 것이다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 17.01% 감소되었고, TMCPLD에 비해 수행 시간이 감소되었다. In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the$^1$costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that it fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs by 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.