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      • KCI등재

        HEVC 부호화기 소프트웨어의 통계적 특성 및 복잡도 분석

        안용조,황태진,유성은,한우진,심동규,Ahn, Yongjo,Hwang, Taejin,Yoo, Sungeun,Han, Woo-Jin,Sim, Donggyu 한국방송∙미디어공학회 2012 방송공학회논문지 Vol.17 No.6

        본 논문에서는 현재 표준화가 진행 중인 HEVC (high efficiency video coding) 부호화기의 고속화, 최적화, 병렬화 연구에 앞서 통계적 특성 및 복잡도 분석을 수행하였다. HEVC는 H.264/AVC에 비해 약 2배의 압축 성능을 나타내지만 부호화기 복잡도는 크게 증가하여 이는 앞으로 해결해야할 문제로 남아있다. HEVC의 높은 부호화기 복잡도를 해결하기 위한 고속화, 최적화, 병렬화 연구에 앞서, 본 논문에서는 HEVC 참조소프트웨어인 HM 7.1을 이용하여 HEVC 부호화기의 복잡도를 측정하였다. 추가적으로, 실제 응용에서 사용될 고속 HEVC 부호화기 소프트웨어에 대한 예상 복잡도를 고속 알고리듬이 적용된 HM 7.1 소프트웨어로 측정하였다. 복잡도 측정은 공통 실험 영상 및 조건을 사용하였으며 PC 환경에서 부호화기 소프트웨어의 동작 사이클을 측정하고 이를 분석하였다. 또한, 부호화를 통해 생성된 비트스트림을 이용하여 HEVC 부호화기 소프트웨어의 부호화 구조에 따른 통계적 특성과 제한적 부호화에 따른 통계적 특성에 대하여 제시하고 이를 분석한다. In this paper, we analyzed statistical characteristics and complexity of HEVC encoder as a leading research of acceleration, optimization and parallelization. Computational complexity of the HEVC encoder is approximately twice the compression performance compared to H.264/AVC. But, the increase of encoder complexity remains a problem to be solved in the future. Before performing the research on acceleration, optimization and parallelization to reduce high complexity of HEVC encoder, we measure the complexity each module for HEVC encoder using it's reference software HM 7.1. We also measured the predicted complexity of fast HEVC encoder software, used in real applications, using HM 7.1 applying fast encoding method. The complexity is measured in terms of the operating cycle of the encoder software under the common test sequences and conditions in the Windows PC environment. In addition, we analyze statistical characteristics of HEVC encoder software according to encoding structures and limitation using coded bitstreams.

      • HEVC 이후의 차세대 비디오 부호화 기술

        안용조,심동규,한우진 에스케이텔레콤 (주) 2015 Telecommunications Review Vol.25 No.5

        본 논문에서는 HEVC 이후 차세대 비디오 부호화 표준의 요구사항 및 유망 핵심 기술을 분석 소개한다. HEVC는 2013년 1월 표준화가 완료된 최신 국제 비디오 부호화 표준으로 기존 H.264/AVC에 비해 40~50%의 부호화 효율을 향상시키며 모바일, 스트리밍, 방송 등 다방면으로 응용 분야를 넓혀가고 있다. 반면, 국제 표준화 기구인 ISO/IEC 및 ITU-T에서는 점차 증가하고 있는 해상도, 프레임률, 비트심도뿐만 아니라 wide color gamut, high dynamic range, 5G network등을 고려한 HEVC 이후 차세대 비디오 부호화 표준의 제정을 위한 움직임을 시작하고 있다. 본 논문에서는 차세대 비디오 부호화 표준을 위한 주요 요구사항에 대하여 소개하고, 차세대 비디오 부호화의 유망 핵심 기술을 화면 내 예측, 화면 간 예측, 변환 부호화 및 엔트로피 부호화 기술로 분류하여 분석한다.

      • ECM Inter prediction I

        안용조 한국방송·미디어공학회 2024 방송과 미디어 Vol.29 No.1

        본고에서는 현재 JVET (Joint Video Experts Team)에서 수행하고 있는 ECM (Enhanced Compression Model) 기반 차세대 비디오 압축 표준 기술 개발 과정에서 논의되고 있는 화면 간 예측 (Inter prediction) 기술들에 대하여 소개한다. 지난 2021년 1월 진행된 제 21차 JVET 회의를 기점으로 ECM 기반의 차세대 비디오 압축 표준 기술에 대한 다양한 기술적 논의들이 시작되었고, VVC (Versatile Video Coding) 표준 이후의 차세대 비디오 압축 표준을 위한 본격적인 기술 탐색 단계를 진행 중에 있다. JVET에서 논의되고 있는 다양한 화면 간 예측 기술 중, 본고에서는 LIC (Local Illumination Compensation), ARMC (Adaptive Reordering of Merge Candidates), Bilateral matching AMVP-MERGE와 같이 ECM에 새롭게 채택된 기술과 VVC 표준에 기 채택된 GPM (Geometric Partitioning Mode)와 관련하여 ECM에서 변경되거나 새롭게 추가된 기술들을 정리하여 소개한다.

      • KCI등재
      • 실시간 HEVC 인코더 구현을 위한 병렬화 기법에 관한 연구

        안용조(Yongjo Ahn),황태진(Taejin Hwang),이동규(Dongkyu Lee),김상민(Sangmin Kim),오승준(Seoung-Jun Oh),심동규(Dong-gyu Sim) 한국방송·미디어공학회 2013 한국방송공학회 학술발표대회 논문집 Vol.2013 No.6

        ITU-T VCEG 과 ISO/IEC MPEG 이 공동으로 구성한 JCT-VC (Joint Collaborative Team on Video Coding)이 표준화를 진행 중인 HEVC (High Efficiency Video Coding)은 H.264/AVC 대비 약 2 배의 압축효율을 갖는다. 하지만, 계층적 구조를 갖는 가변크기 블록의 사용과 재귀적 부호화 구조에 따른 인코더의 복잡도 증가는 개선해야 할 문제점으로 지적되고 있다. 본 논문에서는 현재 표준화가 진행 중인 HEVC 인코더의 실시간 구현을 위한 SIMD 명령어를 이용한 data-level 병렬화 기법, CPU 및 GPU 를 이용한 multi-threading 기법과 같은 다양한 병렬화 기법을 소개한다. 또한, 이러한 병렬화 기법들을 HEVC 인코더에 적용하기 위해 적합한 연산 및 기능 모듈에 대하여 소개한다. 본 연구를 통하여 HM (HEVC reference model)에 적용한 결과 832×480 영상의 경우 20-30fps 의 부호화 속도를 나타냈으며, 1920×1080 영상의 경우 5-10fps 의 부호화 속도를 나타내었다.

      • 매크로블록의 움직임 특성을 고려한 H.264/AVC 고속 부호화 모드 결정

        안용조(Ahn Yong-Jo),남정학(Nam Jung-Hak),심동규(Sim Dong-Gyu) 한국방송·미디어공학회 2010 한국방송공학회 학술발표대회 논문집 Vol.2010 No.7

        H.264/AVC는 율-왜곡 계산에 기반한 화면 내 예측과 화면 간 예측을 통하여 높은 압축효율을 나타낸다. 그러나 모든 예측 모드의 율-왜곡 값을 계산하여 하나의 최적의 모드를 구하는 기존의 방법은 높은 계산량을 가지며 부호화에 걸리는 시간을 현저히 증가시킨다. 이러한 높은 계산량을 갖는 모든 예측모드의 율-왜곡 계산을 보완하기 위하여, 본 논문에서는 매크로블록의 움직임 특성을 고려한 고속 부호화 모드 결정 방법을 제안한다. 각각의 매크로블록을 부호화하기 위해 미리 계산되는 SKIP모드에 대한 율-왜곡 값을 바탕으로 두 가지 문턱 값을 사용하여 움직임의 특성을 판단한다. 움직임의 특성에 따라 매크로블록은 3가지 분류로 나뉘게 되며, 각 분류에 따라 경쟁 모드를 적응적으로 선별하여 최적의 모드를 선택한다. 이러한 움직임 특성을 고려한 선택적 부호화 모드 결정을 통하여 부호화 효율의 큰 손실 없이 계산량을 감소시킴으로서 H.264/AVC의 고속 부호화가 가능한 x.264 대비 MMX를 사용하였을 때 16%, MMX를 사용하지 않았을 때 22%의 속도향상을 가져왔다.

      • KCI등재

        ASIP를 이용한 다중 비디오 복호화기 설계 및 최적화

        안용조(Yong-Jo Ahn),강대범(Dae-Beom Kang),조현호(Hyun-Ho Jo),지봉일(Bong-Il Ji),심동규(Dong-Gyu Sim),엄낙웅(Nak-Woong Eum) 大韓電子工學會 2011 電子工學會論文誌-CI (Computer and Information) Vol.48 No.1

        본 논문은 다양한 비디오 표준의 복호화가 가능한 프로세서를 설계하고, MPEG-2, MPEG-4 및 AVS(Audio video standard)를 이용하여 프로세서의 성능을 검증하였다. 일반적으로 하드웨어 비디오 복호화기는 고속의 복호가 가능하나 설계 및 수정이 어렵다. 반면, 소프트웨어기반의 경우에는 구현이 상대적으로 수월하고 수정이 용이하나, 동작 성능이 낮아 기대하는 속도를 얻기 어렵다. 본 연구에서는 두 가지 연구 설계방법의 장점을 동시에 충족시키는 방법으로 ASIP(Application specific instruction-set processor) 프로세서를 설계하였다. 또한, 비디오 복호화기의 공통 모듈을 연구하여 8개의 모듈로 나누었고, 각 모듈에 공통적으로 적용할 수 있는 다수의 멀티미디어 전용 명령어를 프로세서에 추가하였다. 비디오 복호화기를 위해 개발된 프로세서는 Synopsys 플랫폼 시뮬레이터와 FPGA 보드에서 성능을 평가하였다. 결과적으로 MPEG-2, MPEG-4 및 AVS에 적용하여 평균 37%의 복호 속도를 향상시켰다. In this paper, we present a multi-media processor which can decode multiple-format video standards. The designed processor is evaluated with optimized MPEG-2, MPEG-4, and AVS (Audio video standard). There are two approaches for developing of real-time video decoders. First, hardware-based system is much superior to a processor-based one in execution time. However, it takes long time to implement and modify hardware systems. On the contrary, the software-based video codecs can be easily implemented and flexible, however, their performance is not so good for real-time applications. In this paper, in order to exploit benefits related to two approaches, we designed a processor called ASIP(Application specific instruction-set processor) for video decoding. In our work, we extracted eight common modules from various video decoders, and added several multimedia instructions to the processor. The developed processor for video decoders is evaluated with the Synopsys platform simulator and a FPGA board. In our experiment, we can achieve about 37% time saving in total decoding time.

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