다중채널 A / D 변환기를 위한 디지털 영역 보정 기술 ( Digital-Domain Calibration Techniques for a Multi-Channel A / D Converter )

안길초,이승훈 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.11

기준 전압 스케일링을 이용한 12비트 10MS/s CMOS 파이프라인 ADC

안길초(Gil-Cho Ahn) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.11

본 논문에서는 낮은 전압 이득 특성을 갖는 증폭기를 이용한 12비트 10MS/s 파이프라인 ADC를 제안한다. 증폭기의 낮은 전압 이득 특성에 의한 MDAC의 잔류 전압 이득 오차를 보상하기 위해 기준 전압 스케일링 기법을 적용한 파이프라인 ADC 구조를 제안하였다. 증폭기 오프셋에 의한 제안하는 ADC의 성능 저하를 개선하기 위해 첫 단 MDAC에 오프셋 조정이 가능한 증폭기를 사용하였으며, 낮은 증폭기 전압 이득으로 인해 발생하는 메모리 효과를 최소화하기 위해 추가적인 리셋 스위치를 MDAC에 적용하였다. 한편, 45㏈ 수준의 낮은 전압 이득을 갖는 증폭기를 기반으로 구성된 시제품 ADC는 0.35㎛ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.7LSB 및 3.1LSB 수준을 보인다. 또한 2.4V의 전원 전압과 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 62㏈와 72㏈이며, 19㎽의 전력을 소모한다. A 12b 10MS/s pipelined ADC with low DC gain amplifiers is presented. The pipelined ADC using a reference scaling technique is proposed to compensate the gain error in MDACs due to a low DC gain amplifier. To minimize the performance degradation of the ADC due to amplifier offset, the proposed offset trimming circuit is employed in the first-stage MDAC amplifier. Additional reset switches are used in all MDACs to reduce the memory effect caused by the low DC gain amplifier. The measured differential and integral non-linearities of the prototype ADC with 45㏈ DC gain amplifiers are less than 0.7LSB and 3.1LSB, respectively. The prototype ADC is fabricated in a 0.35㎛ CMOS process and achieves 62㏈ SNDR and 72㏈ SFDR with 2.4V supply and 10㎒ sampling frequency while consuming 19㎽ power.

스위치-RC 기법을 이용한 1V 10비트 30MS/s CMOS ADC

안길초(Gil-Cho Ahn) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.8

A 10b 30MS/s pipelined ADC operating under 1V power supply is presented. It utilizes a switched-RC based input sampling circuit and a resistive loop to reset the feedback capacitor in the multiplying digital-to-analog converter (MDAC) for the low-voltage operation. Cascaded switched-RC branches are used to achieve accurate gain of the MDAC for the first stage and separate switched-RC circuits are used in the sub-ADC to suppress the switching noise coupling to the MDAC input. The measured differential and integral non-linearities of the prototype ADC fabricated in a 0.13㎛ CMOS process are less than 0.54LSB and 1.75LSB, respectively. The prototype ADC achieves 54.1㏈ SNDR and 70.4㏈ SFDR with 1V supply and 30㎒ sampling frequency while consuming 17㎽ power. 본 논문에서는 1V 이하의 낮은 전원 전압에서 동작 가능한 10비트 30MS/s 파이프라인 ADC를 제안한다. 제안된 multiplying digital-to-analog converter (MDAC)의 저전압 동작을 위해 스위치-RC 기반의 입력 신호 샘플링 회로와 저항 루프를 이용한 피드백 커패시터 리셋 기법을 제안하였다. 첫 단 MDAC의 정확한 신호 이득을 위해 cascaded 스위치-RC 회로를 사용하였으며, sub-ADC의 비교기에도 독립적인 스위치-RC 샘플링 회로를 적용하여 MDAC 입력단으로 전달되는 스위칭 잡음을 최소화 하였다. 제안된 ADC는 0.13㎛ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.54LSB 및 1.75LSB 수준을 보인다. 또한 1V의 전원 전압과 30MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 54.1㏈와 70.4㏈이고, 17㎽의 전력을 소모하였다.

다중채널 A/D 변환기를 위한 디지탈 영역 보정 기술

안길초(Gil-Cho Ahn),이승훈(Seung-Hoon Lee) 대한전자공학회 1995 대한전자공학회 학술대회 Vol.1995 No.12

10-bit 20-MHz CMOS A/D 변환기

최희철,안길초,이승훈,강근순,이성호,최명준 대한전자공학회 1996 전자공학회논문지-A Vol.33 No.4

In tis work, a three-stage pipelined A/D converter (ADC) was implemented to obtain 10-bit resolution at a conversion rate of 20 msamples/s for video applications. The ADC consists of three identical stages employing a mid-rise coding technique. The interstage errors such as offsets and clock feedthrough are digitally corrected in digitral logic by one overlapped bit between stages. The proposed ADC is optimized by adopting a unit-capacitor array architecture in the MDAC to improve the differential nonlinearity and the yield. Reduced power dissipation has been achieve dby using low-power latched comparators. The prototype was fabricated in a 0.8$\mu$m p-well CMOS technology. The ADC dissipates 160 mW at a 20 MHz clock rate with a 5 V single supply voltage and occupies a die area of 7 mm$^{2}$(2.7 mm $\times$ 2.6mm) including bonding pads and stand-alone internal bias circuit. The typical differential and integral nonlinarities of the prototype are less than $\pm$ 0.6 LSB and $\pm$ 1 LSB, respectively.

저위상 변화 특성을 갖는 $\pi$-형 가변 감쇠기

박웅희,안길초,Park, Ung-Hee,Ahn, Gil-Cho 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.10

본 논문에서는 한 개 PIN 다이오드와 두 개 저항을 이용하여 $\pi$-형 고정 감쇠기 구조 형태의 전압 제어 방식의 가변 감쇠기를 설계 및 제작하였다. 제안된 가변 감쇠기는 저항과 외부 인가 전압에 따른 PIN 다이오드의 저항 값의 변화에 따라 원하는 일정 감쇠 범위에서 동작하며, 작은 크기의 회로로 낮은 입력 VSWR 특성과 혼변조 발생 특성을 갖는다. 또한, 제안된 가변 감쇠기에서는 PIN 다이오드에 추가적인 개방 선로를 연결하여 감쇠량의 변화에 따른 위상 변화량을 적게 하였다. 추가적인 개방 선로의 길이는 Deloach 방법과 초고주파 회로 특성을 이용하여 계산하였다. 제안된 가변 감쇠기의 특성을 살펴보기 위하여 2110~2170 MHz 주파수 대역에서 마이크로스트립 기판을 이용하여 가변 감쇠기를 제작하였다. 제작된 감쇠기는 0~2.7 V의 전압 범위에서 4 dB의 감쇠량의 변화를 가졌으며, 이 때 위상 변화량은 2도 이내, 반사계수(S11)는 -20 dB 이하의 값을 가졌다. A voltage controlled attenuator using a PIN diode and two resistors of the $\pi$-type fixed attenuator is described in this paper. The proposed variable attenuator operating for a fixed attenuation range has a good input VSWR and a low intermodulation signal. For the low phase shift, a PIN diode is connected with open stub for the purpose of phase compensation. The stub for phase compensation is calculated by the Deloach method and the related circuit theory. This attenuator is easily fabricated on the microstrip and can be normally used in fine control circuits within small attenuation range. The fabricated attenuator for 2110~2170 MHz frequency band has about 4 dB of an attenuation range, $2^{\circ}$ of phase variance, and -20 dB of S11 according to the input voltage from 0 to 2.7 V.

IF 대역 신호처리 시스템 응용을 위한 13비트 100MS/s 0.70㎟ 45nm CMOS ADC

박준상,안태지,안길초,이문교,고민호,이승훈,Park, Jun-Sang,An, Tai-Ji,Ahn, Gil-Cho,Lee, Mun-Kyo,Go, Min-Ho,Lee, Seung-Hoon 대한전자공학회 2016 전자공학회논문지 Vol.53 No.3

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다. This work proposes a 13b 100MS/s 45nm CMOS ADC with a high dynamic performance for IF-domain high-speed signal processing systems based on a four-step pipeline architecture to optimize operating specifications. The SHA employs a wideband high-speed sampling network properly to process high-frequency input signals exceeding a sampling frequency. The SHA and MDACs adopt a two-stage amplifier with a gain-boosting technique to obtain the required high DC gain and the wide signal-swing range, while the amplifier and bias circuits use the same unit-size devices repeatedly to minimize device mismatch. Furthermore, a separate analog power supply voltage for on-chip current and voltage references minimizes performance degradation caused by the undesired noise and interference from adjacent functional blocks during high-speed operation. The proposed ADC occupies an active die area of $0.70mm^2$, based on various process-insensitive layout techniques to minimize the physical process imperfection effects. The prototype ADC in a 45nm CMOS demonstrates a measured DNL and INL within 0.77LSB and 1.57LSB, with a maximum SNDR and SFDR of 64.2dB and 78.4dB at 100MS/s, respectively. The ADC is implemented with long-channel devices rather than minimum channel-length devices available in this CMOS technology to process a wide input range of $2.0V_{PP}$ for the required system and to obtain a high dynamic performance at IF-domain input signal bands. The ADC consumes 425.0mW with a single analog voltage of 2.5V and two digital voltages of 2.5V and 1.1V.

A 2.5 V 109 dB DR Δ∑ADC for Audio Application

Gwangyol Noh,안길초 대한전자공학회 2010 Journal of semiconductor technology and science Vol.10 No.4

A 2.5 V feed-forward second-order deltasigma modulator for audio application is presented. A 9-level quantizer with a tree-structured dynamic element matching (DEM) was employed to improve the linearity by shaping the distortion resulted from the capacitor mismatch of the feedback digital-toanalog converter (DAC). A chopper stabilization technique (CHS) is used to reduce the flicker noise in the first integrator. The prototype delta-sigma analogto-digital converter (ADC) implemented in a 65 nm 1P8M CMOS process occupies 0.747 mm2 and achieves 109.1 dB dynamic range (DR), 85.4 dB signal-to-noise ratio (SNR) in a 24 kHz audio signal bandwidth, while consuming 14.75 mW from a 2.5 V supply.

IF 대역 신호처리 시스템 응용을 위한 13비트 100MS/s 0.70mm2 45nm CMOS ADC

박준상,안태지,안길초,이문교,고민호,이승훈 대한전자공학회 2016 전자공학회논문지 Vol.53 No.3

This work proposes a 13b 100MS/s 45nm CMOS ADC with a high dynamic performance for IF-domain high-speed signal processing systems based on a four-step pipeline architecture to optimize operating specifications. The SHA employs a wideband high-speed sampling network properly to process high-frequency input signals exceeding a sampling frequency. The SHA and MDACs adopt a two-stage amplifier with a gain-boosting technique to obtain the required high DC gain and the wide signal-swing range, while the amplifier and bias circuits use the same unit-size devices repeatedly to minimize device mismatch. Furthermore, a separate analog power supply voltage for on-chip current and voltage references minimizes performance degradation caused by the undesired noise and interference from adjacent functional blocks during high-speed operation. The proposed ADC occupies an active die area of 0.70mm2, based on various process-insensitive layout techniques to minimize the physical process imperfection effects. The prototype ADC in a 45nm CMOS demonstrates a measured DNL and INL within 0.77LSB and 1.57LSB, with a maximum SNDR and SFDR of 64.2dB and 78.4dB at 100MS/s, respectively. The ADC is implemented with long-channel devices rather than minimum channel-length devices available in this CMOS technology to process a wide input range of 2.0VPP for the required system and to obtain a high dynamic performance at IF-domain input signal bands. The ADC consumes 425.0mW with a single analog voltage of 2.5V and two digital voltages of 2.5V and 1.1V. 본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 0.70mm2의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 2.0VPP의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

C-C Segmented DAC를 이용한 12-비트, 1-MS/s Successive Approximation ADC

조강일(Kang-Il Cho),안길초(Gil-Cho Ahn) 대한전자공학회 2023 대한전자공학회 학술대회 Vol.2023 No.11