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ATLAS를 이용한 Flash EEPROM Cell의 simulation 연구
신윤권,이종화 울산대학교 1998 공학연구논문집 Vol.29 No.2
본 논문은 플래시 EEPROM 셀의 동작 특성의 분석을 위하여 공정 시뮬레이터인 SILVACO사의 ATHENA를 이용하여 2단 적층형 게이트 플래시 메모리 셀의 구조를 설계한 후, 셀을 소자 시뮬레이터인 ATLAS를 이용하여 기본 동작인 쓰기/소거시의 전기적인 특성을 조사하였다. 게이트 산화막 두께와 게이트 채널 길이의 변화가 문턱전압에 미치는 영향을 분석하였는데, 게이트 산화막 두께가 작아지면 문턱전압이 낮아지는 것을 볼 수 있었다. 게이트 채널 길이가 작아지면 문턱전압이 심하게 낮아지는 것을 알 수 있었는데, 이것은 채널이 짧아지면 DIBL에 의해 문턱전압이 감소하기 때문이다. 프로그램시 선택되지 않은 셀에서 소스 바이어스가 0 (V)인 경우에는 누설전류가 컸지만, 소스 바이어스에 약간의 양의 바이어스를 인가하면 문턱전 누설전류는 급격히 감소하였다. The operation of flash EEPROM cell was investigated by using the process simulator ATHENA and the device simulator ATLAS of SILVACO for the stacked gate flash memory cell structure. We have analyzed the electrical characteristics of read/write operations the basic operations and analyzed gate oxide thickness and gate channel length effects on the threshold voltage. The threshold voltage decreases with decreasing the oxide thickness. As the gate channel length decreases, the threshold voltage decreases severely. Because the threshold voltage is effected by the drain induced barrier lowering. This phenomenon is important to improve programming speed. The leakage current of non-selected cells with source bias 0(V) is high, but if a small positive voltage is applied to the source, the subthreshold current will decrease rapidly.
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마이크로프로세서에 연결 가능한 CMOS LCD 디코더-구동회로의 설계
신윤권,이종화 울산대학교 1997 공학연구논문집 Vol.28 No.1
마이크로프로세서에 연결 가능한 LCD 디코더-구동회로를 3㎛ CMOS 단일 금속층 설계규칙에 따라 표준셀방식으로 설계하였고 부분적으로 PLA 설계기법으로 설계하였다. 이 회로는 입력부, 디코더-구동부, LCD 후면 구동부의 3부분으로 나누어 구성하였으며, 각각의 기능블럭에 대한 논리시뮬레이션은 EDAS-P를 사용하여 검증하였으며, 회로시뮬레이션은 PSPICE를 사용하여 수행하였다. 칩 면적을 줄이기 위해 4-7 디코더 회로는 PLA 구조를 사용하여 코드 B 형식으로 4-비트 데이터를 7-세그먼트 표시로 디코딩하도록 설계하였다. 본 회로는 2개의 전원 핀을 포함하여 40개의 핀이 필요하다. 설계한 레이아웃 CIF 파일을 마스크 제조 웨이퍼가공 공정을 위해서 ETRI의 3㎛ CMOS 공정라인에 의뢰하였다. 제작된 칩의 기능시험 결과는 ETRI 공정라인의 불안정성으로 전체적 기능은 동작하지 못하였다. A CMOS LCD decoder - driver LSI interfacable to the microprocessor is designed by the standard cell design method of three major parts ; input, decoder-driver and backplane driver. Each functional block is simulated by using EDAS-P for logic and by PSPICE for circuit. The number of bonding pads of the circuit is forty. The four-to seven decoder circuit for decoding the 4-bit data into a code B format is designed by using a PLA structure in order to reduce the chip area. The resulting layout CIF file was sent to 3㎛ CMOS process line of ETRI for processing the mask and fabrication. Unfortunately, the function test of fabricated chip was impossible because the process line was very unstable and even the basic inverter circuit was not functioned properly.
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이익희,박한길,신윤권,이종화 울산대학교 1996 공학연구논문집 Vol.27 No.1
본 논문은 v-MOSFET소자를 이용한 신경망 WTA(Winner-Take-All)회로의 설계에 관하여 기술한다. v-MOS소자는 기존의 MOS소자와 비교할 때 폴리층이 하나 추가된 공정을 거침으로써 하나의 트랜지스터 내에서 다중입력 신호를 수용할 수 있다. 본 논문에서는 v-MOSFET의 이러한 다중 입력 수용기능을 이용하여 신경망 WTA회로를 설계하였다. WTA회로는 v-MOS반전기 회로, 스윗칭회로, 논리회로 블럭으로 구성되었다. 설계된 WTA회로는 제어신호의 모드를 달리함으로써, 최대값 또는 최소값 판별기능을 수행할 수 있다. 또한 v-MOS를 이용하여 WTA학습에 필요한 4-비트 A/D변환기를 설계하였다. 4-비트 A/D변환기는 v-MOS를 이용하면 총 28개의 트랜지스터로 구성되는 것에 비해, CMOS를 이용하면 총 398개의 트랜지스터가 필요하다. 설계된 회로들의 시뮬레이션은 AIM-SPACE를 사용하여 수행되었으며, 1.2㎛ 2층 폴리 2층 금속 COMS설계 규칙에 따라 레이아웃 되었다. This paper describes the design of neural Winner-Take-All circuit using v-MOSFET device. v-MOS device can accept multi-input signals in a transistor by adding one more poly process compared with the conventional CMOS processing. In this paper, neural WTA circuit is designed using such a multi-input acceptable characteristic of v-MOSFET. The WTA circuit is composed of v-MOS inverter circuit, switching circuit and logic circuit block. The designed WTA circuit can perform maximum or minimum value selecting function by choosing the control input mode. A/D converter can be made with total 28 transistors by using v-MOS structure with comparision of total 398 transistors of CMOS structure. These circuits are simulated using AIM-SPICE, and designed by applying 1.2㎛ double-poly double-metal CMOS design rule.
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