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      • KCI등재

        JTAG기반 SoC의 개선된 온 칩 디버깅 유닛 설계

        윤연상,류광현,김용대,한선경,유영갑,Yun Yeon sang,Ryoo Kwang hyun,Kim Yong dae,Han Seon kyoung,You Young gap 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.3a

        An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some 14% performance enhancement and 50% gate count reduction compared to the conventional ones. JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.

      • KCI등재

        기가급 VPN을 위한 IPSec 가속기 성능분석 모델

        윤연상(Yeonsang Yun),류광현(Kwang-Hyun Ryoo),박진섭(Jinsub Park),김용대(Yongdae Kim),한선경(Seonkyoung Han),유영갑(Younggap You) 한국정보보호학회 2004 정보보호학회논문지 Vol.14 No.4

        본 논문에서는 IPSec 가속기의 성능분석 모델을 제안한다. 제안된 성능분석은 큐잉 모델링을 기반으로 하고 트래픽로드는 포아송 분포를 채택하였다. 성능분석 시 새로운 파라미터로 디코딩지연을 정의하여 시뮬레이션에 이용하였다. 제안된 모델을 이용하여 IPSec 가속장치인 BCM5820의 성능을 분석한 결과, 장비를 통해 실측된 결과와 15% 정도의 차이만을 나타내었다. 제안된 모델을 이용한 성능분석 결과는 IPSec 가속기의 최대성능을 유지하기 위한 서버내의 하드웨어들의 적합한 구조를 제시하고 나아가 고속 네트워크 컴퓨터의 통계적 설계공간탐색에 이용될 수 있다. This paper proposes an IPSec accelerator performance analysis model based a queue model. It assumes Poisson distribution as its input traffic load. The decoding delay is employed as a performance analysis measure. Simulation results based on the proposed model show around 15% differences with respect to actual measurements on field traffic for the BCM5820 accelerator device. The performance analysis model provides with reasonable hardware structure of network servers, and can be used to span design spaces statistically.

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