지연고정루프를 이용한 $1{\mu}s$ 아래의 위상고정시간을 가지는 Integer-N 방식의 위상고정루프 설계

최혁환,권태하,Choi, Hyek-Hwan,Kwon, Tae-Ha 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.11

본 논문에서는 $1{\mu}s$이하의 아주 짧은 위상고정시간을 가지는 새로운 방식의 위상고정루프(Phase Locked Loop, PLL)를 제안하였다. 지연고정루프(Delay Locked Loop, DLL)를 사용하여 입력 주파수를 체배 시켜 위상 고정 루프가 보다 더 높은 루프 대역폭을 가지도록 하여 위상고정이 짧은 시간에 일어나도록 설계하였다. 제안한 위상고정루프는 기존의 위상고정루프와 지연고정루프, 주파수 체배기로 구성되었으며 전원전압은 1.8V를 사용했다. $0.18{\mu}m$ CMOS 공정으로 Hspice를 이용해서 시뮬레이션 했으며 채널 변환 시 위상고정 시간은 $0.9{\mu}s$이다. 입력과 출력 주파수는 각각 162.5MHz, 2.6GHz이다. A novel phase-locked loop(PLL) architecture of sub-micron locking time has been proposed. Input frequency is multiplied by using a delay-locked loop(DLL). The input frequency of a PLL is multiplied while the PLL is out of lock. The multiplied input frequency makes the PLL having a wider loop bandwidth. It has been simulated with a $0.18{\mu}m$ 1.8V CMOS process. The simulated locking time is $0.9{\mu}s$ at 162.5MHz and 2.6GHz, input and output frequency, respectively.

개선된 전원 잡음 제거를 위한 전원 전압 감지용 위상 고정 루프의 설계

최혁환,최영식,Choi, Hyek-Hwan,Choi, Young-Shig 한국정보통신학회 2014 한국정보통신학회논문지 Vol.18 No.9

이 논문에서는 기존의 위상고정루프에 전원 잡음 제거 회로를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 주파수 전압 변환기를 변형한 전원 잡음 제거 회로를 사용하여 임의의 전원 잡음에 대해 보상하여 동작한다. 전원 잡음 제거 회로를 사용하여 전원 잡음에 의해 발생하는 지터의 크기를 1/3로 줄였다. 제안한 위상 고정 루프는 0.18um CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다. In this paper, a phase locked loop with suppressed power supply noise has been proposed. The added negative feedback loop of voltage controlled oscillator(VCO) and power noise detector suppresses the power noise induced jitter variation of VCO down to 1/3. The power noise detector is the modified circuit of frequency voltage converter. The proposed PLL has been designed based on a 1.8V 0.18um CMOS process and proved by HSPICE simulation.

스퍼의 크기를 줄이기 위해 VCO 주기마다 전하가 전달되는 구조의 Feedforward 루프필터를 가진 위상고정루프

최혁환,Choi, Hyek-Hwan 한국정보통신학회 2013 한국정보통신학회논문지 Vol.17 No.10

이 논문에서는 스퍼의 크기를 줄이기 위해 전압제어발진기(VCO)의 주기마다 전하가 전달되는 새로운 루프필터의 구조를 제안하였다. 일반적인 위상고정루프의 루프필터는 저항과 커패시터를 포함하고 있다. 제안한 루프필터는 커패시터와 스위치만으로도 안정적으로 동작한다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하였고 회로의 동작을 검증하였다. A low spur phase-locked loop (PLL) with FVCO-sampled feedforward loop-filter has been proposed. Conventional PLL has loop filter made of a resistor and capacitors. The proposed PLL is working stably with the filter consisted of capacitors and a switch. It has been designed with a 1.8V $0.18{\mu}m$ CMOS process and proved by simulation with HSPICE.

입력보호회로설계를 위한 열모델링

최혁환 ( Hyek Hwan Choi ),문광석 ( Kwang Seok Moon ) 한국어업기술학회 1996 수산해양기술연구 Vol.32 No.1

스마트 모니터링 시스템을 위한 에지 게이트웨이 구현

최혁환(Hyek-Hwan Choi),김성운(Sungun Kim),유흥식(Heung-Sik Yu) 한국정보기술학회 2021 Proceedings of KIIT Conference Vol.2021 No.11

스마트 모니터링 시스템(SMS: Smart Monitoring System)이 4차 산업혁명의 핵심 응용분야로 주목받고 있다. 현장의 엔드-디바이스(end-device)들과 포그 및 클라우드 컴퓨팅 기술들이 상호 연결되는 하이퍼-연동(hyper-connectivity)을 통한 IIoT(Industrial Internet of Things) 시스템 개발로 해당 모니터링 시스템 구현이 가능하다. 본 연구에서는 스마트 모니터링 시스템 구현에서 핵심 역할을 하는 에지-게이트웨이(edge-gateway) 시스템 구현에 대해 기술한다. 또한 그것의 동작과정에서 성능 분석도 설명한다. Smart Monitoring System (SMS) is attracting attention as a core application field of the 4th industrial revolution. It is possible by implementing the corresponding monitoring system by developing the Industrial Internet of Things (IIoT) systems through hyper-connectivity in which end-devices in the field and fog and cloud computing technologies are inter-operated. In this paper, we study the implementation of an edge-gateway system that plays a key role in smart monitoring system. In addition, the performance analysis during its operation is described.

주파수 전압 변환기와 루프 필터 전압 변환기를 이용한 저잡음 위상고정루프

최혁환(Hyek-Hwan Choi) 한국정보전자통신기술학회 2021 한국정보전자통신기술학회논문지 Vol.14 No.1

본 논문은 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 잡음 특성을 개선한 위상고정루프의 구조를 제안한다. 루프 필터 전압 변화는 저항과 커패시턴스로 구성된 회로에 의해서 출력이 결정된다. 시정수 값이 작은 회로를 지나는 신호는 루프 필터의 평균 출력 전압과 거의 같은 값을 가진다. 시정수 값이 큰 회로를 지나는 신호는 루프 필터 평균 출력 값을 가지며, 추가된 루프필터 전압 감지기에서 기준 신호가 된다. 루프필터 전압 감지기 출력은 보조 전하펌프의 전류 크기를 제어한다. 루프 필터 출력 전압이 상승하면 루프필터 전압 감지기는 루프 필터 출력 전압을 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 루프필터 전압 감지기는 루프 필터 출력 전압을 상승하게 한다. 또한 주파수 전압 변환기도 필터 출력 전압 변동 폭을 줄여주어 제안된 위상고정루프의 잡음 특성을 개선해준다. 제안된 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계한다. 시뮬레이션 결과는 0.854㎰ 지터와 30㎲ 위상 고정 시간을 보여준다. This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18㎛ CMOS process with 1.8V power voltage. Simulation results show 0.854㎰ jitter and 30㎲ locking time.

시그마-델타 변조기용 완전 차동 스위치 커패시터 적분기 개발

최혁환(Hyek-Hwan Choi),임재환(Jae-Hwan Lim),류지열(Jee-Youl Ryu) 한국정보기술학회 2015 한국정보기술학회논문지 Vol.13 No.9

This paper presents fully-differential switched-capacitor (SC) integrator for the third-order Sigma-Delta (SD) modulator. The proposed circuit allows rail-to-rail switching operation for the low voltage SC circuit, and it has better total harmonic distortion than the conventional circuit. This circuit provides an important block for the 2-1 cascaded SD modulator with the high-resolution analog-to-digital conversion on audio codec in a communication system. The switched-capacitor integrator is fabricated using TSMC 0.18μm double-poly and triple-metal (2P3M) standard CMOS process with the operation voltage of 1.8V supply for analog circuits and 1.2V supply for digital circuits. The proposed integrator showed low power consumption of 2mW, small chip size of 0.8×0.35㎟, excellent DC gain of 72dB, settling time with accuracy of 0.1% within 55.2ns exhibiting a slew rate of 21.7V/ms.

저항 역할을 하는 전하펌프와 하나의 커패시터로 구성된 루프 필터를 가진 위상고정루프

박종윤,최혁환,Park, Jong-Youn,Choi, Hyek-Hwan 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.11

이 논문은 전하펌프를 추가하여 루프필터에서 공정에 따라 값이 크게 변하는 저항을 없앤 새로운 구조의 위상고정루프를 보여준다. 두 번째 전하펌프가 기존의 루프 필터 저항 역할을 하도록 하였다. 두 개의 전하펌프 출력은 공정 변화에 같은 방향으로 움직이므로 위상고정루프의 동작이 공정 변화 영향을 적게 받게 된다. 공정 조건(SS/TT/FF)에 따른 시뮬레이션 결과는 제안된 구조가 공정 변화에 무관하게 동작함을 보여주고 있다. 제안된 구조는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하였고 회로의 동작을 검증하였다. This paper presents a new structure of phase looked loop (PLL) for replacing a process sensitive resistor in loop filter with an additional charge pump (CP). The additional charge pump works as a resistor in a loop filter. The output of two charge pumps changes same direction according to process variation. The simulation results according to process conditions(SS/TT/FF) demonstrate that the proposed PLL works properly with process variations. It has been designed with a 1.8V $0.18{\mu}m$ CMOS process and proved by simulation with HSPICE.

조성비에 따른 Pb[(Zr,Sn)Ti]NbO₃ 박막의 강유전 특성

최우창,최혁환,이명교,권태하,Choi, Woo-Chang,Choi, Hyek-Hwan,Lee, Myoung-Kyo,Kwon, Tae-Ha 한국센서학회 2002 센서학회지 Vol.11 No.1

Ferroelectric $Pb_{0.99}[(Zr_{0.6}Sn_{0.4})_{1-x}Ti_x]_{0.98}Nb_{0.02}O_3$(PNZST) thin films were deposited by a RF magnetron sputtering on $(La_{0.5}Sr_{0.5})CoO_3$(LSCO)/Pt/Ti/$SiO_2$/Si substrate using a PNZST target with excess PbO of 10 mole%. The crystallinity and electrical properties of the thin films with various composition ratio were investigated. The thin films deposited at the substrate temperature of $500^{\circ}C$ and the power of 80 W were crystallized to a perovskite phase after rapid thermal annealing(RTA) at $650^{\circ}C$ for 10 seconds in air. A PNZST thin films with Ti of 10 mole% showed the good crystallinity and ferroelectric properties. The remanent polarization and coercive field of the PNZST capacitor were about $20\;{\mu}C/cm^2$ and 50 kV/cm, respectively. The reduction of the polarization after $2.2{\times}10^9$ switching cycles was less than 10%. 강유전 물질인 $Pb_{0.99}[(Zr_{0.6}Sn_{0.4})_{1-x}Ti_x]_{0.98}Nb_{0.02}O_3$(PNZST) 박막을 10 mole%의 과잉 PbO가 첨가된 타겟을 이용하여 $La_{0.5}Sr_{0.5}CoO_3$(LSCO)/Pt/Ti/$SiO_2$/Si 기판상에 RF 마그네트론 스퍼터링 방법으로 증착하였다. Ti의 조성비를 변화시키면서 증착된 박막에 대하여 그 결정성과 전기적 특성을 조사하였다. 80 W의 RF 전력, $500^{\circ}C$의 기판온도에서 증착한 후, $650^{\circ}C$, 공기중에서 10초 동안 급속 열처리된 박막이 가장 우수한 페로브스카이트상으로 결정화되었다. 또한. Ti의 조성비가 10 mole%를 가지는 PNZST이 가장 우수한 결정성과 강유전 특성을 나타내었다. 이러한 박막으로 제작된 PNZST 커패시터는 약 $20\;{\mu}C/cm^2$정도의 잔류분극과 약 50 kV/cm 정도의 항전계를 나타내었으며, $2.2{\times}10^9$의 스위칭 후에도 잔류분극의 감소는 10% 미만이었다.

Fractional 스퍼 감쇄 위상/주파수검출기를 이용한 fractional-N 주파수 합성기

최영식,최혁환,Choi, Young-Shig,Choi, Hyek-Hwan 한국정보통신학회 2011 한국정보통신학회논문지 Vol.15 No.11

본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 $0.35{\mu}m$ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다. In this paper, we propose the low fractional spur phase-locked loop(PLL) with multiple phase-frequency detector(PFD). The fractional spurs are suppressed by using a new PFD. The new PFD architecture with two different edge detection methods is used to suppress the fractional spur by limiting a maximum width of the output signals of PFD. The proposed PLL was simulated by HSPICE using a 0.35m CMOS parameters. The simulation results show that the proposed PLL is able to suppress fractional spurs with fast locking.