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CCD 이미지 센서용 Power Management IC 설계
구용서,이강윤,하재환,양일석,Koo, Yong-Seo,Lee, Kang-Yoon,Ha, Jae-Hwan,Yang, Yil-Suk 한국전기전자학회 2009 전기전자학회논문지 Vol.13 No.4
본 논문에서는 CCD 이미지 센서용 PMIC를 제안한다. CCD 이미지 센서는 온도에 민감하다. 일반적으로 낮은 효율을 갖는 PMIC에 의해 열이 발생된다. 발생된 열은 CCD 이미지 센서의 성능에 영향을 미치므로 높은 효율을 갖는 PMIC를 사용함으로써 최소화 시켜야 한다. 고효율의 PMIC개발을 위해 입력단은 동기식 step down DC-DC컨버터로 설계하였다. 제안한 PMIC의 입력범위는 5V~15V이고 PWM 제어방식을 사용하였다. PWM 제어회로는 삼각파 발생기, 밴드갭 기준 전압회로, 오차 증폭기, 비교기로 구성된다. 삼각파 발생기는 1.2MHz의 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 오차 증폭기는 40dB의 DC gain과 $77^{\circ}$ 위상 여유를 갖도록 설계하였다. step down DC-DC 컨버터의 출력은 Charge pump의 입력으로 연결된다. Charge pump의 출력은 PMIC의 출력단인 LDO의 입력으로 연결된다. PWM 제어회로와 Charge pump 그리고 LDO로 구성된 PMIC는 15V, -7.5V, 5V, 3.3V의 출력전압을 갖는다. 제안한 PMIC는 0.35um 공정으로 설계하였다. The power management integrated circuit(PMIC) for CCD image sensor is presented in this study. A CCD image sensor is very sensitive against temperature. The temperature, that is heat, is generally generated by the PMIC with low efficiency. Since the generated heat influences performance of CCD image sensor, it should be minimized by using a PMIC which has a high efficiency. In order to develop the PMIC with high efficiency, the input stage is designed with synchronous type step down DC-DC converter. The operating range of the converter is from 5V to 15V and the converter is controlled using PWM method. The PWM control circuit consists of a saw-tooth generator, a band-gap reference circuit, an error amplifier and a comparator circuit. The saw-tooth generator is designed with 1.2MHz oscillation frequency. The comparator is designed with the two stages OP Amp. And the error amplifier has 40dB DC gain and $77^{\circ}$ phase margin. The output of the step down converter is connected to input stage of the charge pump. The output of the charge pump is connected to input of the LDO which is the output stage of the PMIC. Finally, the PMIC, based on the PWM control circuit and the charge pump and the LDO, has output voltage of 15V, -7.5V, 3.3V and 5V. The PMIC is designed with a 0.35um process.
Green-Power 스위치와 DT-CMOS Error Amplifier를 이용한 DC-DC Converter 설계
구용서(Koo, Yong-Seo),양일석(Yang, Yil-Suk),곽재창(Kwak, Jae-Chang) 한국전기전자학회 2010 전기전자학회논문지 Vol.14 No.2
본 논문에서는 DT-CMOS(Dynamic Threshold voltage CMOS) 스위칭 소자와 DTMOS Error Amplifier를 사용한 고 효율 전원 제어 장치(PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DT-CMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기, 밴드갭 기준 전압 회로, DT-CMOS 오차 증폭기, 비교기가 하나의 블록으로 구성되어 있다. 제안된 DT-CMOS 오차증폭기는 72dB DC gain과 83.5위상 여유를 갖도록 설계하였다. DTMOS를 사용한 오차증폭기는 CMOS를 사용한 오차증폭기 보다 약 30%정도 파워 소비 감소를 보였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다. The high efficiency power management IC(PMIC) with DTMOS(Dynamic Threshold voltage MOSFET) switching device and DTMOS Error Amplifier is presented in this paper. PMIC is controlled with PWM control method in order to have high power efficiency at high current level. Dynamic Threshold voltage CMOS(DT-CMOS) with low on-resistance is designed to decrease conduction loss. The control parts in Buck converter, that is, PWM control circuits consist of a saw-tooth generator, a band-gap reference circuit, an DT-CMOS error amplifier and a comparator circuit as a block. the proposed DT-CMOS Error Amplifier has 72dB DC gain and 83.5deg phase margin. also Error Amplifier that use DTMOS more than CMOS showed power consumption decrease of about 30%. DC-DC converter, based on Voltage-mode PWM control circuits and low on-resistance switching device is achieved the high efficiency near 96% at 100mA output current. And DC-DC converter is designed with Low Drop Out regulator(LDO regulator) in stand-by mode which fewer than 1mA for high efficiency.
자동 기생 커패시턴스 보상 및 자동 이득 조절이 가능한 위상 고정 루프 기반의 나노공진기 구동 회로
허현우(Hyunwoo Heo),김형섭(Hyungseup Kim),유동근(Donggeun You),권용수(Yongsu Kwon),양일석(Yil-suk Yang),고형호(Hyoungho Ko) 대한전자공학회 2020 대한전자공학회 학술대회 Vol.2020 No.8
This paper presents a phase-locked loop (PLL) based resonator driving integrated circuit (IC) with automatic parasitic capacitance cancellation and automatic gain control (AGC) loop. The PLL makes the driving frequency to be locked at the resonant frequency. The automatic parasitic capacitance cancellation loop automatically matches the compensation capacitance array to parasitic capacitance of the resonator. The AGC loop keeps the oscillation at the suitable amplitude, and the motional resistance can be detected by the AGC digital output.
새로운 구조의 pMOS 삽입형 TIGBT의 전기적 특성 분석
이현덕(Lee, Hyun-Duck),원종일(Won, Jong-Il),양일석(Yang, Yil-Suk),구용서(Koo, Yong-Seo) 한국전기전자학회 2010 전기전자학회논문지 Vol.14 No.1
본 논문에서는 기존 TIGBT의 구조적 한계로 인한 순방향 전압강하와 스위칭 손실간의 트레이드-오프 관계를 극복하고, 좀 더 우수한 전기적 특성을 갖는 새로운 구조의 pMOS 삽입형 트렌치 TIGBT를 제안하였다. 제안된 구조는 TIGBT소자의 셀(Cell)과 셀 사이에 존재하는 폴리(poly) 게이트 영역에 pMOS를 형성시킨 구조로 n-드리프트 층으로의 전자, 정공의 주입효율을 증가시켜 기존 구조보다 더 낮은 온-저항과 빠른 스위칭 손실을 얻도록 설계된 구조이다. 시뮬레이션 결과 제안된 구조의 단일 소자인 경우 순방향 전압강하와 스위칭 특성은 각각 1.67V와 3.1us로, 기존 구조가 갖는 2.25V와 3.4us비해 각각 약 25%의 감소된 순방향 전압강하와 약 9% 감소된 스위칭 특성을 보였다. In this paper, we proposed the novel TIGBT with an additional p-type MOS structure to achieve the improved trade-off between turn-off and on-state voltage drop(Vce(sat)). These low on-resistance and the fast switching characteristics of the proposed TIGBT are caused by an enhanced electron current injection efficiency which is caused by additional p-type MOS structure. In the simulation result, the proposed TIGBT has the lower on state voltage of 1.67V and the shorter turn-off time of 3.1us than those of the conventional TIGBT(2.25V, 3.4us).