멀티 레벨 낸드 플레쉬 메모리에서 주변 셀 상태에 따른 데이터 유지 특성에 대한 연구

최득성,최성운,박성계,Choi, Deuk-Sung,Choi, Sung-Un,Park, Sung-Kye 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 전압이 변화하는데 문턱전압의 변화는 선택된 셀 주위에 있는 셀들이 가장 낮은 문턱 전압 상태로 있는 셀들의 수가 많을수록 커진다. 그 이유는 전하의 손실이 이루어지는 낸드 플레쉬 셀의 본질적인 특성 뿐 아니라, 주위 셀 사이의 측면 전계 때문이다. 전계에 대한 모사 결과로부터 전계의 증가 현상을 발견할 수 있고, 이로 인한 전하의 손실이 소자 스케일 다운에 따라 더 증가함을 알 수 있다. The data retention characteristics depending on neighbor cell's threshold voltage (Vt) in a multilevel NAND flash memory is studied. It is found that a Vt shift (${\Delta}Vt$) of the noted cell during a thermal retention test is increased as the number of erase-state (lowest Vt state) cells surrounding the noted cell increases. It is because a charge loss from a floating gate is originated from not only intrinsic mechanism but also lateral electric field between the neighboring cells. From the electric field simulation, we can find that the electric field is increased and it results in the increased charge loss as the device is scaled down.

멀티 레벨 낸드 플레쉬 메모리에서 주변 셀 상태에 따른 데이터 유지 특성에 대한 연구

최득성(Deuk-Sung Choi),최성운(Sung-Un Choi),박성계(Sung-Kye Park) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.4

멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 전압이 변화하는데 문턱전압의 변화는 선택된 셀 주위에 있는 셀들이 가장 낮은 문턱 전압 상태로 있는 셀들의 수가 많을수록 커진다. 그 이유는 전하의 손실이 이루어지는 낸드 플레쉬셀의 본질적인 특성 뿐 아니라, 주위 셀 사이의 측면 전계 때문이다. 전계에 대한 모사 결과로부터 전계의 증가 현상을 발견할 수 있고, 이로 인한 전하의 손실이 소자 스케일 다운에 따라 더 증가함을 알 수 있다. The data retention characteristics depending on neighbor cell"s threshold voltage (Vt) in a multilevel NAND flash memory is studied. It is found that a Vt shift (△Vt) of the noted cell during a thermal retention test is increased as the number of erase-state (lowest Vt state) cells surrounding the noted cell increases. It is because a charge loss from a floating gate is originated from not only intrinsic mechanism but also lateral electric field between the neighboring cells. From the electric field simulation, we can find that the electric field is increased and it results in the increased charge loss as the device is scaled down.

3차원 낸드 플레쉬에서 타원형 GAA SONOS 셀의 프로그램과 삭제 특성 연구

최득성(Deuk-Sung Choi),이승희(Seung-Heui Lee),박성계(Sung-Kye Park) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

본 논문은 소노스(SONOS) 형태의 타원형 게이트 올 어라운드(GAA) 구조를 갖는 플레쉬 셀의 프로그램과 삭제 특성을 채널의 이심률 변화에 대해 연구 하였다. 타원형 GAA SONOS 셀의 쓰기와 삭제에 대한 해석적 모델을 제안하고 평가하였다. 점진적 계단형 펄스 프로그램(ISPP)시 타원의 이심률이 증가할수록 인가 전압에 대해 문턱전압이 비선형적으로 변화한다. 이는 2차원 소노스 구조나 원형 3차원 GAA 구조에서 선형적 특성을 보이는 것과는 매우 다른 모습이다. ISPP 특성에 대한 모사의 결과는 실험적 결과와 잘 부합됨을 발견할 수 있다. Program and erase characteristics of the elliptic gate all around (e-GAA) SONOS cell have been studied as the variation of eccentricity of the channel. An analytic program and erase model for the elliptic GAA SONOS cell is proposed and evaluated. The model shows that the ISPP (incremental-step-pulse programming) property is changed non-linearly as the eccentricity of the e-GAA SONOS cell is increased. It is differently from the well known linear relationship for that of 2D SONOS and even 3D circular SONOS cell with program bias. We can find that the simulation results of ISPP characteristics are in accord with the experimental data.

삼각형 모양의 출력 전류 모형을 이용한 CMOS 인버터 지연 모사

최득성(Deuk-Sung Choi) 대한전자공학회 2011 電子工學會論文誌 IE (Industry electronics) Vol.48 No.3

본 연구는 submicrometer CMOS 인버터의 신호 전달 지연에 대한 모사로서 출력 전류 파형을 삼각형 모양으로 근사하고 두 개의 실험적 변수를 사용하여 구현 하였다. 본 모사의 결과는 HSPICE 결과와 매우 부합된 결과를 보인다. 모델의 시뮬레이션 결과 인버터 지연 값과 jitter의 최대 오류치는 각각 0.6%와 2.8% 이하의 결과를 보인다. 앞선 연구자들의 결과와 비교해 볼 때 본 연구의 모사는 작은 동작 전압에서 더 나은 결과를 보이는 특성을 가지고 있다. 이러한 모사의 결과를 실험적으로 증명하기 위해 인버터 체인을 제작 하였고 인버터 지연과 jitter 특성을 평가하였다. 제작된 시료의 결과는 새로운 모델과 매우 근사한 값을 보인다. In this paper, we develop an analytical expression for the propagation delay of submicrometer CMOS inverter using the triangle-shaped waveform of output current and two fitting parameters. Our model shows that simulation results are well in accordance with HSPICE results. Maximum simulation errors of total inverter delay and jitter are below 0.6% and 2.8%, respectively. Comparing with previous researches, the new model has better fittering characteristics in the range of low operating voltage. We also have fabricated the inverters with ten chains and estimated inverter delay and jitter characteristics. The results show that the values of delay and jitter in the fabricated samples come close to the values of those in the new model.

텅스텐 실리사이드 듀얼 폴리게이트 구조에서 CMOS 트랜지스터에 미치는 플로린 효과

최득성(Deuk-Sung Choi),정승현(Seung-Hyun Jeong),최강식(Kang-Sik Choi) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.3

화학기상증착의 텅스텐 실리사이드 듀얼 폴리 게이트 구조에서 플로린이 게이트 산화막에 미치는 영향을 전기적 물리적 측정 방법을 사용하여 연구하였다. 플로린을 많이 함유한 텅스텐 실리사이드 NMOS 트랜지스터에서 채널길이가 감소함에 따라 게이트 산화막 두께는 감소하여 트랜지스터의 롤업(roll-off) 특성이 심화된다. 이는 게이트 재 산화막 열처리 공정에 의해 수직방향으로의 플로린 확산과 더불어 수평방향인 게이트 측면 산화막으로의 플로린 확산에 기인한다. 채널길이가 짧아질수록 플로린의 측면방향 확산거리가 작아져 수평방향 플로린 확산이 증가하고 그 결과 게이트 산화막의 두께는 감소하게 된다. 반면에 PMOS 트랜지스터에서는 P형 폴리를 만들기 위한 높은 농도의 붕소가 플로린의 게이트 산화막으로의 확산을 억제하여 채널길이에 따른 산화막 두께 변화 특성이 보이지 않는다. In chemical vapor deposition(CVD) tungsten silicide(WSix) dual poly gate(DPG) scheme, we observed the fluorine effects on gate oxide using the electrical and physical measurements. It is found that in fluorine-rich WSix NMOS transistors, the gate thickness decreases as gate length is reduced, and it intensifies the roll-off properties of transistor. This is because the fluorine diffuses laterally from WSix to the gate sidewall oxide in addition to its vertical diffusion to the gate oxide during gate re-oxidation process. When the channel length is very small, the gate oxide thickness is further reduced due to a relative increase of the lateral diffusion than the vertical diffusion. In PMOS transistors, it is observed that boron of background dopoing in p+ poly retards fluorine diffusion into the gate oxide. Thus, it is suppressed the fluorine effects on gate oxide thickness with the channel length dependency

멀티레벨 낸드 플래쉬 메모리 프로그램 포화 영역에서의 IPD 층에 트랩된 전하의 손실 효과에 의한 문턱 전압 저하 특성에 대한 연구

최채형,최득성,정승현,Choi, Chae-Hyoung,Choi, Deuk-Sung,Jeong, Seung-Hyun 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3

본 연구에서는 멀티 레벨 플래쉬 메모리 셀의 프로그램 포화영역에서 트랩된 전하 손실 효과에 의한 데이터 보유 특성에 대한 연구를 진행하였다. Incremental Step Pulse Programming(ISPP) 방식에 의한 전압 인가 시 셀의 문턱 전압은 선형적으로 증가하다 일정 수준 이상의 전압에 도달하면 더 이상 증가 하지 않는 현상을 문턱 전압 포화 현상이라고 한다. 이는 프로그램 시 플로팅 게이트에 축적된 전하가 Inter-Poly Dielectric(IPD) 층을 통해 컨트롤 게이트로 빠져 나가는 것에 원인이 있다. 본 연구는 열적 스트레스에 의한 문턱 전압의 보유 특성이 선형 영역에서보다 포화 영역에서 심각하게 저하되는 현상의 원인규명에 대한 연구이다. 이를 평가하기 위해 프로그램 후 데이터 보유(data retention) 특성 평가 및 반복 읽기 측정을 진행하였다. 또한 여러 가지 측정 패턴을 이용한 측정 조건 분리 실험을 통해 검증하였다. 그 결과 포화 영역에서의 문턱 전압 저하 특성의 원인은 포화 시 가해진 높은 전압에 의해 플로팅 게이트와 컨트롤 게이트 사이의 인터 폴리 절연막 IPD 층의 질화막에 트랩된 전자의 손실 효과인 것으로 나타났다. IPD 층의 질화막에 전하 트랩 현상이 발생하고 열적 스트레스가 가해진 후 트랩된 전하가 다시 빠져 나오면서 문턱 전압의 저하가 발생하고 이는 소자의 신뢰성에 나쁜 영향을 미친다. 낸드 플래쉬 메모리 셀의 프로그램 포화 영역 문턱 전압을 증가시키기 위해서는 질화막에 트랩된 전하의 손실을 고려하여 플로팅 게이트의 전하저장 능력을 향상시켜야 하며 IPD 막에 대한 주의 깊은 설계가 필요하다. This research scrutinizes the data retention characteristics of the MLC NAND Flash Memory instigated by the loss effect of trapped charge when the memory is in the state of program saturation. It is attributed to the threshold voltage saturation phenomenon which engenders an interruption to the linear increase of the voltage in the memory cell. This phenomenon is occasioned by the outflow of the trapped charge from the floating gate to the control gate, which has been programmed by the ISPP (Incremental Step Pulse Programming), via Inter-Poly Dielectric (IPD). This study stipulates the significant degradation of thermal retention characteristics of threshold voltage in the saturation region in contrast to the ones in the linear region. Thus the current study evaluates the data retention characteristics of voltage after the program with a repeated reading test in various measurement conditions. The loss effect of trapped charge is found in the IPD layer located between the floating gate and the control gate especially in the nitride layer of the IPD. After the thermal stress, the trapped charge is de-trapped and displays the impediment of the characteristic of reliability. To increase the threshold saturation voltage in the NAND Flash Memory, the storage ability of the charge in the floating gate must be enhanced with a well-thought-out designing of the module in the IPD layer.

3차원 SONOS 낸드 플래쉬 메모리 셀 적용을 위한 String 형태의 폴리실리콘 박막형 트랜지스터의 특성 연구

최채형,최득성,정승현,Choi, Chae-Hyoung,Choi, Deuk-Sung,Jeong, Seung-Hyun 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3

본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다. In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means of the estimation for the doping concentration of channel and source/drain of selective transistor. As the doping concentration was increased, the channel current was increased and the characteristic of erase was improved. It was believed that the improvement of erase characteristic was probably due to the higher channel potential induced by GIDL current at the abrupt junction. In the condition of process optimum, program windows of threshold voltages were about 2.5V after writing and erasing. In addition, it was obtained that the swing value of poly Si TFT and the reliability by bake were enhanced by increasing process temperature of tunnel oxide.

SDB 구조의 고온용 실리콘 압력센서

박재성(Jae-Sung Park),최득성(Deuk-Sung Choi),김미목(Mi-Mok Kim) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.6

본 연구는 Si/SiO₂/Si-sub 구조의 SDB(silicon-direct-bonding) 웨이퍼를 이용한 고온용 압력센서의 제작 및 특성을 연구한 것이다. 압력센서는 SDB 웨이퍼의 첫 번째 층의 단결정 실리콘을 이용하여 압저항을 제작하기 때문에 감도가 우수하며, 두 번째 층의 산화막으로 압저항과 실리콘 기판을 절연 분리하여, 일반적인 실리콘소자의 사용 온도 한계인 120℃ 이상의 고온에서도 사용이 가능하다. 제작된 압력센서는 고감도의 압력감도 및 센서 출력의 직선성 및 히스테리시스 특성이 매우 우수함을 알 수 있었다. In this paper, the pressure sensor usable in a high temperature, using a SDB(silicon- direct-bonding) wafer of Si/SiO₂/Si-sub structure was provided and studied the characteristic thereof. The pressure sensor produces a piezoresistor by using a single crystal silicon as a first layer of SDB wafer, to thus provide a prominent sensitivity, and dielectrically isolates the piezoresistor from a silicon substrate by using a silicon dioxide layer as a second layer thereof, to be thus usable even under the high temperature over 120℃ as a limited temperature of a general silicon sensor. The measured result for a pressure sensitivity of the pressure sensor has a characteristic of high sensitivity, and its tested result for an output of the sensor further has a very prominent linearity and hysteresis characteristic.

확장성과 부하 경감을 고려한 교육용 로봇 시스템 개발

이승희(Seung-Heui Lee),최득성(Deuk-Sung Choi) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.2

본 논문에서는 기존의 교육용 로봇을 개선한 새로운 로봇 시스템을 설계하고 제작하였다. 구현 방법으로는 제어 모듈의 메인프로세서로 ARM Cortex-M3와 보조프로세서로 각 센서모듈에서 들어오는 데이터를 처리하기 위해 AVR ATMega2560을 이용하여 제작하였다. 개발된 센서 모듈의 프로세서는 AVR ATMega8을 사용하였다. 메인컨트롤러가 처리해야 하는 부하를 덜어주기 위해 각 프로세서들과의 통신은 IIC 통신을 사용하였다. 또한 확장성을 보장하기 위해 허브 모듈을 채택한 교육용 로봇 시스템을 개발하였다. In this paper, a new robot system is designed and manufactured to improve the educational robot. The main processor is realized using the ARM Cortex-M3 and the co-processor is implemented by AVR ATMega2560 to deal with data coming from sensor modules. The processor of sensor modules was developed by the AVR ATMega8. The communication system is composed with IIC communication to alleviate the load of main processor. We have developed the educational robot system adopting the hub module for extension characteristics.

PCT 후 비정상 Al<SUB>x</SUB>O<SUB>y</SUB> 층 형성에 의해 발생된 불량 연구

최채형(Chae-Hyoung Choi),최득성(Deuk-Sung Choi),정승현(Seung-Hyun Jeong) 대한전자공학회 2014 전자공학회논문지 Vol.51 No.11

본 연구에서는 반도체 소자의 Pressure Cooker Test (PCT) 실시 후 발생한 불량의 원인 규명에 대한 연구를 진행하였다. 소자의 PCT 처리 후 알루미늄 배선과 소자 층들 사이의 층간박리와 알루미늄의 화학적 구성 변화 등의 불량이 발생되었다. 다양한 물리적, 화학적 관찰 도구를 활용하여 분석 진행한 결과 알루미늄 패드에서 알루미늄의 손실이 발생하였고, AlxOy(Al₂O₃ 또는 Al(OH)₃)) 층이 비정상적으로 형성됨을 관찰하였다. 알루미늄 손실과 AlxOy 층 형성의 원인은 식각 공정 시 공급되는 F, Cl 가스와 침투된 수분의 반응에 의한 것이다. In this paper, we have proceeded research for failures of semiconductor device stressed by Pressure Cooker Test(PCT). After PCT stress, we found various failures such as delamination between aluminium line and device layers and chemical composition transition of aluminium. We have executed the analysis using the physical and chemical observation equipments. There were the main failures that aluminium loss of aluminium pad is occurred and AlxOy(Al₂O₃ or Al(OH)₃)) layer is formed abnormally. The primary cause of the failures is reaction of supplied fluorine or chlorine gases and infiltrated moisture during etching process.