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차충현(C. H. Cha),심현철(H. C. Shim),전석희(S. H. Jeon),유종근(C. G. Yu) 대한전기학회 2007 대한전기학회 학술대회 논문집 Vol.2007 No.10
In this paper, a 10Gb㎰ Clock and Data Recovery circuit is designed in 0.18㎛ CMOS Technology. The circuit incorporates a multiphase LC oscillator, a quarter-rate Bang-Bang phase detector, a Charge Pump and a second order loop filter. The simulation results show that the designed circuit has a peak-to-peak clock jitter of 4.1㎰ and a peak-to-peak recovered data jitter of 8㎰ while consuming about 44㎽ from a I.8V supply.
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Quarter-Rate Bang-Bang 위상검출기를 사용한 0.18㎛ CMOS 10Gbps CDR 회로 설계
차충현(Cha, Chung-Hyeon),고승오(Ko, Seung-O),서희택(Seo, Hee-Taek),박종태(Park, Jong-Tae),유종근(Yu, Chong-Gun) 한국전기전자학회 2009 전기전자학회논문지 Vol.13 No.2
통신시스템에서 데이터 전송이 고속으로 이루어지면서, 하드웨어의 복잡성, 전력소모, 가격 등의 이유로 클럭을 제외한 데이터만 수신단으로 보내는 방식이 사용되어지고 있다. 따라서, 고속으로 수신된 데이터에서 클럭 신호를 추출하는 것이 필요하며, 추출된 클럭을 이용하여 데이터를 복원하는 클럭/데이터 복원회로(CDR)에 관한 연구가 활발히 이루어지고 있다. 본 논문에서는 0.18um CMOS 공정을 이용하여 10Gbps CDR 회로를 설계하였다. 전력소모와 회로의 복잡도를 줄이기 위해 quarter-rate bang-bang 유형의 위상 검출기를 사용하였으며, 지터 특성 향상을 위해 LC 유형의 4단 VCO를 사용하였다. 모의실험 결과, 설계된 CDR 회로는 1.8V 전원전압에서 80mW의 전력을 소모하며, 2.2ps,pp의 클럭 지터 특성을 보인다. 패드를 제외한 칩 레이아웃 면적은 1.26mm×1.05mm이다. With recent advancement of high-speed, multi-gigabit data transmission capabilities, transmitters usually send data without clock signals for reduction of hardware complexity, power consumption, and cost. Therefore clock and data recovery circuits(CDR) become important to recover the clock and data signals and have been widely studied. This paper presents the design of 10Gbps CDR in 0.18m CMOS process. A quarter-rate bang-bang phase detector is designed to reduce the power and circuit complexity, and a 4-stage LC-type VCO is used to improve the jitter characteristics. Simulation results show that the designed CDR consumes 80mW from a 1.8V supply, and exhibits a peak-to-peak jitter of 2.2ps in the recovered clock. The chip layout area excluding pads is 1.26mm×1.05mm.
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UHF대역 RFID 태그를 위한 저전력 고성능 아날로그 회로 설계
심현철,차충현,박종태,유종근,Shim, Hyun-Chul,Cha, Chung-Hyeon,Park, Jong-Tae,Yu, Chong-Gun 한국정보통신학회 2008 한국정보통신학회논문지 Vol.12 No.1
본 논문에서는 $UHF(860{\sim}960MHz)$ 대역 RFTD 태그(tag) 칩을 위한 저전력 고성능 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/IEC 18000-6C(EPCglobal class1 generation2) 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화하였으며, 보다 정확한 복조를 위해 전류모드 슈미트 트리거를 포함한 ASK 복조기를 제안하였다. 제안된 복조기는 0.014% 복조오차를 갖는다. 설계된 회로를 0.18um CMOS 공정 변수를 이용하여 모의실험 한 결과 최소 $0.2V_{peak}$ 입력으로 동작 가능하며, 1V 전원전압에서 $2.63{\mu}A$의 전류소모를 갖는다. 칩 면적은 $0.12mm^2$이다. This paper describes a low-power high-performance analog front-end block for $UHF(860{\sim}960MHz)$ band RFID tag chips. It satisfies ISO/IEC 18000-6 type C(EPCgolbal class1. generation2.) and includes a memory block for test. For reducing power consumption, it operates with a internally generated power supply of 1V. An ASK demodulator using a current-mode schmitt trigger is proposed and designed. The proposed demodulator has an error rate as low as 0.014%. It is designed using a 0.18um CMOS technology. The simulation results show that the designed circuit can operate properly with an input as low as $0.2V_{peak}$ and consumes $2.63{\mu}A$. The chip size is $0.12mm^2$
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UHF 대역 RFID 태그 칩을 위한 저전력 CMOS 아날로그 Front-End 회로 설계
심현철(Hyun-Chul Shim),차충현(Chung-Hyun Cha),박종태(Jong-Tae Park),유종근(Chong-Gun Yu) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.6
본 논문에서는 UHF 대역 RFID 태그(tag) 칩을 위한 저전력 CMOS 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/IEC 18000-6C 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화 하였으며, 보다 적은 전류소모로 정확한 복조를 위해 전류모드 슈미트 트리거를 이용한 ASK 복조기를 제안 하였다. 설계된 회로는 0.18㎛ CMOS 공정을 이용하여 칩으로 제작되었으며, 측정결과 최소 0.25Vpeak 입력으로 동작 가능하였고, 1V 전원전압에서 2.63㎂의 전류소모를 갖는다. 칩 면적은 0.12㎟이다. This paper describes a low-power CMOS analog front-end block for UHF band RFID tag chips. It satisfies ISO/IEC 18000-6C and includes a memory block for test. For reducing power consumption, it operates with an internally generated power supply of 1V. An ASK demodulator using a current-mode schmitt trigger is proposed and designed. The proposed demodulator can more exactly demodulate than conventional demodulator with low current consumption. It is designed using a 0.18㎛ CMOS technology. Measurement results show that it can operate properly with an input as low as 0.25Vpeak and consumes 2.63㎂. The chip size is 0.12㎟.
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광통신 응용을 위한 2.5Gbps CMOS CDR회로 설계
김태준(T. J. Kim),박진구(J. K. Park),이경호(K. H. Lee),차충현(C. H. Cha),유종근(C. G. Yu) 대한전기학회 2008 대한전기학회 학술대회 논문집 Vol.2008 No.10
본 논문은 0.18㎛ CMOS 공정을 사용하여 2.5Gb/s CMOS CDR을 설계하였다. CML type의 논리게이트를 이용하여 보다 높은 주파수의 대역의 데이터를 복원하기 위한 위상비교기(PD)와 PD의 up과 down신호를 지연없이 루프필터(LF)에 공급하기 위한 전하펌프(CP) 그리고 외부 스위치를 통해 VCO이득을 조성할 수 있는 링 타입의 VCO로 구성되었다. 또한 VCO의 부담을 줄이기 위하여 half-rate 클럭 테크닉을 사용하였다. Cadence tool을 사용하여 모의실험 및 layout을 하였다. VCO이득은 100㎒/V이고, 클럭 ritter는 rising일 때 27ps, falling일 때 32ps로 우수한 결과를 얻을 수 있었다. 테스트칩 제작은 매그나칩 0.18㎛ CMOS 공정을 이용하였다. 칩 사이즈는 PAD를 포함하여 850um×750um이다.
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오남걸(N. H. O),이재경(J. K. Lee),조인형(I. H. Cho),장수훈(S. H. Jang),차충현(C. H. Cha),유종근(C. G. Yu) 대한전기학회 2008 대한전기학회 학술대회 논문집 Vol.2008 No.10
This paper describes a low voltage, low-power CMOS buck DC/DC converter, which has a simple common-gate current sensing circuit. It consumes low power because it includes less transistors than other converters which use operational amplifiers for current sensing. The designed DC-DC converter is fabricated in a 0.18um CMOS technology. A maximum efficiency of 88% has been obtained with the proposed circuit. It has 2V~3.7V input voltage range, 1V~2.5V output voltage range and maximum output current of 1000㎃.
DBpia
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