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서성환(Seong-Hwan Seo),백덕화(Deuk-Hwa Baek),김정환(Jeong-Hwan Kim),안광선(Gwang-Seon Ahn) 한국정보과학회 1991 한국정보과학회 학술발표논문집 Vol.18 No.1
논리회로에 대한 테스트 생성 과정으로서 결함 시뮬레이션은 매우 중요하다. 본 논문에서는 주어진 회로를 forward tracing 하면서 각 line에 정상적인 값을 setting 하는 전처리과정과 backward tracing 과정에서 Primary Output을 control 할 수 없는 path의 line 들을 cutting 하므로서 최소의 기억장소가 사용되고 계산 회수를 줄이는 알고리즘을 제안하고 기존의 Concurrent Fault Simulation 과 성능 평가를 하였다.
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테스트 생성 과정에서의 최초 테스트 셋의 선택에 관한 연구
서성환 동양대학교 1995 동양대학교 논문집 Vol.1 No.1
본 논문에서 본인은 테스트 생성과정에서의 최소 테스트 셋을 구하는 알고리즘을 제안한다.논리회로의 전파성에 대한 결함전파성(TOF)을 제시하고, 그것을 사용하여 최고의 결함 포함율을 갖는 테스트 패턴을 생성한다.제안 알고리즘의 각 단계는 남아있는 결함 리스트에 대한 최고의 결함 포함율을 갖는 테스트 패턴을 생성한다.시뮬레이션의 결과는 주어진 회로에서의 최소 테스트 셋을 보여준다. In this paper, I propose a selecting algorithm of minimal test sets in the test generation procedure.I present the TOF(transferability of faults) for transferability of logic gate, and it is used to generate a test pattern with the highest fault coverages.In proposed algorithm, each step generates a test pattern with the highest fault coverage for remained fault lists.Simulation results show a mimimal test sets in given circuits.
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서성환 동양대학교 산업기술연구소 2000 東洋大學校 産業技術硏究所 論文集 Vol.2 No.1
This paper introduces three methods for preprocessing of test generation. The analysis of cone region finds a bounded area by each primary outputs. The analysis of reconvergent fanout structures defines a region between the fanout stem and reconvergent gates. And the analysis of fanout free regions bounds gates without fanouts in a circuit. The experimental simulation results of these methods for the ISCAS85 bench mark testing circuit are analyzed. It shows that the rate of the time of FFR analysis is only 22% of CR analysis in average. The time of CR analysis was also about 78% of MRR analysis in average.
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서성환 東洋大學校 産業技術硏究所 1999 東洋大學校 産業技術硏究所 論文集 Vol.1 No.1
This paper presents a new algorithm to identify untestable faults in combinational logic circuits. In a combinational logic circuit, an untestable fault is always caused by a redundancy of circuits. We find a redundancy of their circuits by analyzing regions between fanout stems and reconvergent gates. This paper introduce to identify untestable faults in combinational logic circuits using the critical-pair path is defined as a extended concept of critical path. And this method is efficient comparing to other methods. The experimental simulation results of other methods for the ISCAS85 bench mark testing circuit are analyzed.
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서성환 동양대학교 1999 동양대학교 논문집 Vol.5 No.1
본 논문에서는 테스트 생성 과정에서 자주 사용되는 임계의 확장 개념으로 임계-쌍을 정의한다. 그리고 임계의 특성을 나타내는 요소로서 임계성, 임계율, 임계수, 임계설정율 등을 정의한다. 이 요소들을 이용하여 임계-쌍의 사용이 단일 임계의 사용보다 더 효율적이라는 것을 입증하고, 테스트 패턴 생성 시에 임계값에 대한 평가 회수, 경로선의 탐색 회수 및 생성 시간에서 더 효율적이라는 것을 보여준다. 시뮬레이션을 통해서 ISCAS85 벤치마크 테스트 회로에 대한 실험 결과를 비교 분석한다. Critical is used frequently in many test generation procedures. In this paper, the critical-pair is defined as a extended concept of critical. Also, the criticality, the critical rate, the critical number, and the critical setting rate are defined which represent the characteristics of critical. In these elements, it is proved that the usage of the critical-pair is more efficient than that of the single critical. It is also showed that the critical-pair is more efficient in evaluation number of critical values when the test pattern is generated, in the number of searching lines, and the test generation time. The experimental results of the critical-pair on the ISCAS85 benchmark test circuits are compared and analyzed to the single critical using simulation.
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서성환 동양대학교 2000 동양대학교 논문집 Vol.6 No.1
In this paper, an analytical method using recursive technique is introduced for combinational logic circuits. This method uses the concept of EFFR(Extended Fanout Free Region) which is extended from FFR(Fanout Free Region). EFFR is defined as the domain that contains the FOS(Fan-Out Stem) inputs in FFR. To find EFFRS, firstly, a circuit is divided into Cones where each Cone has a single PO(Primary Output). Secondly, a Cone is divided into possible EFFRS again. the obtained EFFR is considered as a functional gate. Repeatedly dividing higher level structure using same procedure until no more FOS left, a single Cone can be reduced as a single EFFR. A comparison was made between FFR and EFFR analyses for the ISCAS85 bench mark test circuits.
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서성환 동양대학교 1997 동양대학교 논문집 Vol.3 No.1
본 논문은 동기화된 순차 논리회로를 테스트하기 위한 새로운 모델을 제시한다. 플립플롭의 전 상태를 가정한 테스트를 생성하기 때문에 기존의 후프만 모델(Huffman Mode 1)과는 달리 단일 결함을 테스트할 수가 있다. 플립플롭의 테스트 가능 여부는 이중 임계경로(dual critical path)의 추적을 통하여 결정한다. 초기 값의 설정은 플립플롭의 세트 및 리세트 단자를 이용하며, 초기 값을 설정한 다음 2 개 이상의 동기화 신호에 의하여 플립플롭에 대한 독립적인 테스트가 가능하다는 것을 보여준다. In this paper, a new model was proposed to test clocked sequential circuits. Unlike Huffman model, this model can test single fault by the generation of pre-state of flip-flops. The testability of flip-flops was obtained by tracing dual critical path of flip-flops. It was shown that the independent tests of flip-flops were possible using more than two clock pulses after initializing set and reset lines.
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楊天錫,徐聖煥,河錦淑 대구산업정보대학 1993 논문집 Vol.7 No.-
In this paper, Preprocessing(Thinning) Printed Korean Character was studied Algorithm in terms of the Blocking Masking and Decision step by effective Recognition. The results were as follow ; The Recognition Rates were 98 Percents. And Average Recognition Time were 0.42 seconds. Then the Recognition Rates was obtained a high compression Error by the Preprocessing. The effective Mesh Vector Method Required for study.
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