유도전동기를 위한 고 신뢰성 고장 검출 및 분류 알고리즘 연구

황철희,강명수,정용범,김종면,Hwang, Chul-Hee,Kang, Myeong-Su,Jung, Yong-Bum,Kim, Jong-Myon 한국정보처리학회 2011 정보처리학회논문지B Vol.18 No.3

본 논문에서는 유도전동기 고장 검출 및 분류를 위한 3-단계 (고장 신호의 전 처리, 고장 신호의 특징 추출, 고장 신호의 고장 유형별 분류) 알고리즘을 제안한다. 먼저 전 처리 단계에서는 저역 통과 필터를 통해 취득한 신호의 고주파 대역에 영향을 미칠 수 있는 잡음 성분을 제거하며, 다음으로는 이산 코사인 변환(discrete cosine transform)과 통계적 방법을 이용하여 고장 유형별 신호의 특징을 추출하고, 마지막 단계에서는 추출된 특징을 입력으로 하는 역 전파 신경 회로망(back propagation neural network)를 이용하여 신호를 고장 유형별로 분류한다. 시스템의 성능을 평가하기 위해 모의실험에 사용된 신호는 유도전동기의 진동 신호로, 정상 및 각종 이상 상태에 대해 8kHz의 샘플링율을 갖는 1초 길이의 데이터를 사용하였다. 모의실험 결과, 제안한 알고리즘은 학습된 상황의 고장 분류에서는 100%의 정확도를 보였으며, 기존의 공분산을 이용한 고장 검출 및 분류 알고리즘과 비교하여 약 50%의 정확도 향상을 보였다. 또한 고장 신호 취득 시 사용하는 센서의 종류나 주변 환경으로 인해 잡음이 추가될 수 있는 상황을 고려하여 취득한 데이터에 백색 가우시안 잡음을 인위적으로 추가한 모의실험에서도 98%이상의 고장 분류 정확도를 보였다. 더불어, 본 논문에서는 TI사의 TMS320F2812 디지털 신호 처리기에 제안한 고장 검출 및 분류 알고리즘을 탑재하여 실제 산업현장에서의 사용여부를 검증하였다. This paper proposes a 3-stage (preprocessing, feature extraction, and classification) fault detection and classification algorithm for induction motors. In the first stage, a low-pass filter is used to remove noise components in the fault signal. In the second stage, a discrete cosine transform (DCT) and a statistical method are used to extract features of the fault signal. Finally, a back propagation neural network (BPNN) method is applied to classify the fault signal. To evaluate the performance of the proposed algorithm, we used one second long normal/abnormal vibration signals of an induction motor sampled at 8kHz. Experimental results showed that the proposed algorithm achieves about 100% accuracy in fault classification, and it provides 50% improved accuracy when compared to the existing fault detection algorithm using a cross-covariance method. In a real-world data acquisition environment, unnecessary noise components are usually included to the real signal. Thus, we conducted an additional simulation to evaluate how well the proposed algorithm classifies the fault signals in a circumstance where a white Gaussian noise is inserted into the fault signals. The simulation results showed that the proposed algorithm achieves over 98% accuracy in fault classification. Moreover, we developed a testbed system including a TI's DSP (digital signal processor) to implement and verify the functionality of the proposed algorithm.

잡음 환경에서의 유도 전동기 고장 검출 및 분류를 위한 강인한 특징 벡터 추출에 관한 연구

황철희(Chul-Hee Hwang),강명수(Myeong-Su Kang),김종면(Jong-Myon Kim) 한국컴퓨터정보학회 2011 韓國컴퓨터情報學會論文誌 Vol.16 No.12

유도 전동기는 항공 산업, 자동차 산업 등의 산업 현장에서 중요한 역할을 하고 있으며, 이러한 유도 전동기의 고장으로 인한 피해를 최소화하기 위해 유도 전동기의 고장 검출 및 분류 시스템의 개발이 중요한 문제로 대두되고 있다. 이에 본 논문에서는 정상 및 각종 비정상 상태의 유도 전동기 진동 신호에 대해 부분 자기 상관(partial autocorrelation, PARCOR) 계수, 로그 스펙트럼 파워(log spectrum powers, LSP), 캡스트럼 계수의 평균값(cepstrum coefficients mean, CCM), 멜 주파수 캡스트럼 계수(mel-frequency cepstrum coefficient, MFCC)의 네 가지 특징 벡터를 신경 회로망의 입력으로 사용하여 유도 전동기의 고장을 검출하고 분류하였다. 고장 분류를 위한 최적의 특징 벡터를 찾기 위해 추출하는 특징의 수를 2에서 20으로 바꾸어 가며 분류 성능을 평가한 결과 CCM을 제외한 나머지의 경우 5~6의 특징만으로 분류 정확도가 거의 100%에 가까운 결과를 보였다. 또한 본 논문에서는 실제 산업 현장에서 진동 신호 취득 시 포함될 수 있는 잡음을 고려하여 취득한 신호에 백색 잡음(white Gaussian noise)을 인위적으로 추가하여 실험한 결과 LSP, PARCOR, MFCC 순으로 잡음 환경에 강인한 특징 벡터임을 확인할 수 있었다. Induction motors play a vital role in aeronautical and automotive industries so that many researchers have studied on developing a fault detection and classification system of an induction motor to minimize economical damage caused by its fault. With this reason, this paper extracts robust feature vectors from the normal/abnormal vibration signals of the induction motor in noise circumstance: partial autocorrelation (PARCOR) coefficient, log spectrum powers (LSP), cepstrum coefficients mean (CCM), and mel-frequency cepstrum coefficient (MFCC). Then, we classified different types of faults of the induction motor by using the extracted feature vectors as inputs of a neural network. To find optimal feature vectors, this paper evaluated classification performance with 2 to 20 different feature vectors. Experimental results showed that five to six features were good enough to give almost 100% classification accuracy except features by CCM. Furthermore, we considered that vibration signals could include noise components caused by surroundings. Thus, we added white Gaussian noise to original vibration signals, and then evaluated classification performance. The evaluation results yielded that LSP was the most robust in noise circumstance, then PARCOR and MFCC followed by LSP, respectively.

LPC와 DTW 기법을 이용한 유도전동기의 고장검출 및 진단

황철희(Chul-Hee Hwang),김용민(Yong-Min Kim),김철홍(Cheol-Hong Kim),김종면(Jong-Myon Kim) 한국컴퓨터정보학회 2011 韓國컴퓨터情報學會論文誌 Vol.16 No.3

본 논문은 유도전동기의 고장검출 및 진단을 위한 효율적인 2-단계 고장예측 알고리즘을 제안한다. 첫 번째 단계에서는 고장 패턴 추출을 위해 선형 예측 부호화 (Linear Predictive Coding: LPC) 기법을 사용하고, 두 번째 단계에서는 고장 패턴 매칭을 위해 동적시간교정법 (Dynamic Time Warping: DTW)을 사용한다. 유도전동기에서 정상 및 각종 이상 상태의 조건을 발생시켜 추출한 샘플링 주파수 8kHz, 샘플링 시간 2.2초의 정상상태 및 비정상 상태의 진동데이터 8개를 사용하여 모의 실험한 결과, 제안한 고장예측 알고리즘은 기존의 고장진단 알고리즘보다 약 45%의 정확도 향상을 보였다. 또한 TI사의 TMS320F2812 DSP를 내장한 테스트베드 시스템을 제작하여 제안한 고장예측 알고리즘을 구현하고 검증하였다. This paper proposes an efficient two-stage fault prediction algorithm for fault detection and diagnosis of induction motors. In the first phase, we use a linear predictive coding (LPC) method to extract fault patterns. In the second phase, we use a dynamic time warping (DTW) method to match fault patterns. Experiment results using eight vibration data, which were collected from an induction motor of normal fault states with sampling frequency of 8 kHz and sampling time of 2.2 second, showed that our proposed fault prediction algorithm provides about 45% better accuracy than a conventional fault diagnosis algorithm. In addition, we implemented and tested the proposed fault prediction algorithm on a testbed system including TI's TMS320F2812 DSP that we developed.

고성능 멀티미디어 처리용 병렬프로세서 하드웨어 설계 및 구현

김용민(Yong-Min Kim),황철희(Chul-Hee Hwang),김철홍(Cheol-Hong Kim),김종면(Jong-Myon Kim) 한국컴퓨터정보학회 2011 韓國컴퓨터情報學會論文誌 Vol.16 No.5

최근 모바일 멀티미디어 기기들의 사용이 증가 하면서 고성능 멀티미디어 프로세서에 대한 필요성이 증가하고 있다. 본 논문에서는 낮은 소비전력으로 고성능 멀티미디어 애플리케이션을 구현할 수 있는 SIMD기반 병렬프로세서를 제안한다. 제안하는 병렬프로세서는 16개의 프로세싱 엘리먼트로 구성되어 있으며, 3단계 파이프라인 구조로 설계되었다. 모의실험 결과, 제안한 SIMD기반 병렬프로세서는 기존의 병렬프로세서보다 프로세싱 엘리먼트 당 상대 연산 처리량에서 높은 성능을 보였으며, 또한 동일한 130nm 테크놀리지와 720 클록주파수에서 상용 고성능 프로세서인 TI C6416보다 1.4~31.4배의 성능 향상 및 5.9~8.1배의 에너지 효율 향상을 보였다. 제안한 병렬프로세서를 하드웨어 설계언어인 verilog HDL을 이용하여 설계하였고, FPGA를 이용해 검증하였다. As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements (PEs) and operates on a 3-stage pipelining. Experimental results indicated that the proposed parallel processor outperforms conventional parallel processors in terms of performance. In addition, our proposed parallel processor outperforms commercial high-performance TI C6416 DSP in terms of performance (1.4-31.4x better) and energy efficiency (5.9-8.1x better) with same 130nm technology and 720 clock frequency. The proposed parallel processor was developed with verilog HDL and verified with a FPGA prototype system.

中國의 外商投資優待政策에 관한 硏究

이한재(Lee, Han-Jae),임희남(Yim, Hee-Nam),황철희(Hwang, Chul-Hee) 조선대학교 지식경영연구원 2005 기업과 혁신연구 Vol.28 No.2

가상 플랫폼을 이용한 JPEG 디코더 IP의 구현 및 검증

정용범(Yong-Bum Jung),김용민(Yong-Min Kim),황철희(Chul-Hee Hwang),김종면(Jong-Myon Kim) 한국컴퓨터정보학회 2011 韓國컴퓨터情報學會論文誌 Vol.16 No.11

하나의 제품에 다양한 기능들이 복합적으로 통합하는 단일칩시스템 (System-on-a-Chip, SoC)의 설계 요구가 증가하는 반면, 시장이 요구하는 적기 출하 시점은 점점 짧아지고 있다. 따라서 이러한 요구를 만족시키기 위해서 소프트웨어와 하드웨어를 통합하여 검증하는 것이 무엇보다 중요하다. 이러한 하드웨어-소프트웨어 통합 검증을 조기에 수행하는 방법으로 IP(intellectual property) 재사용을 통한 가상 플랫폼 기반 설계 방법이 널리 연구되고 있다. 본 논문에서는 기존 ARM프로세서 기반 S3C2440A 시스템을 가상 플랫폼을 이용하여 재설계하고, JPEG 디코더를 S3C2440A 가상 플랫폼에 구현하여 성능을 평가하였다. 또한, ARM 프로세서 기반 인라인 어셈블리어를 이용하여 JPEG 디코더를 최적화하는 기법을 소개하였고, 이를 가상 플랫폼에 구현하여 성능 향상을 검증하였다. 이러한 가상 플랫폼 기반 설계를 통해 하드웨어 및 소프트웨어의 통합 검증이 가능하고, 시장 적기 출하(Time-to-Market) 요구에 신속히 대처할 수 있다. The requirement of a system-on-a-chip (SoC) design is increasing, which combines various and complex functional units on a single device. However, short time to market prohibits to release the device. To satisfy this shorter time-to-market, verification of both hardware and software at the same time is important. A virtual platform-based design method supports faster verification of these combined software and hardware by reusing pre-defined intellectual properties (IP). In this paper, we introduce the virtual platform-based design and redesign the existing ARM processor based S3C2440A system using the virtual platform-based method. In addtion, we implement and evaluate the performance of a JPEG decoder on the S3C2440A virtual platform. Furthermore, we introduce an optimized technique of the JPEG decoder using the ARM based inline assembly language, and then verify the performance improvement on the virtual platform. Such virtual platform-based design allows to verify both software and hardware at the same time and can meet the requirement of the shorter time-to-market.

中國의 外商投資優待政策에 관한 硏究

이한재,임희남,황철희 朝鮮大學校 經營經濟硏究所 2005 經營經濟硏究 = Management and economics research Vol.28 No.2