멀티코어 GP-GPU 기반의 OpenVG 가속기 구현

이광엽,박종일,이찬호,Lee, Kwang-Yeob,Park, Jong-Il,Lee, Chan-Ho 한국전기전자학회 2011 전기전자학회논문지 Vol.15 No.3

최근 모바일 환경에서도 GUI(Graphic User Interface)나 3D 컨텐츠, Flash 등 다양한 그래픽 효과를 이용한 멀티미디어 컨텐츠들이 요구 된다. 이러한 컨텐츠들을 지원하 위하여 모바일 기기에도 GPU (Graphic Processing Unit)의 탑재가 필요조건이 되었다. 본 논문에서는 모바일 환경에 적합하도록 설계된 GP-GPU를 이용하여 OpenVG 가속기를 구현하였다. OpenVG 가속기는 크로노스 그룹에서 제공하는 샘플 이미지들을 사용하여 검증하였으며, OpenVG에서 제공해야 하는 동작 및 기능들이 정상 동작함을 검증하였다. 본 논문에서 구현한 가속기는 Tiger Image 렌더링시 초당 2프레임의 성능을 가진다. Recently, processing burden of CPU is growing because of graphical user interface according to enhance the performance of mobile devices and various graphical effects and creation of contents with 3D graphical effect or Flash animation. Therefore, the GPU are introduced to mobile device for support to variety contents. In this paper, OpenVG accelerator was implemented based on multi-core GP-GPU. OpenVG accelerator is verified using the sample image provided by Khronos group, and overall function is processed by only instruction set without dedicate hardware. The performance of processing the Tiger Image was 2 frames/sec.

OpenGL ES 2.0 API 기반 가변길이 명령어 설계

이광엽,Lee, Kwang-Yeob 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.2

최근 Khronos에서 OpenGL ES 2.0 API 표준을 배포 하면서 임베디드 시스템의 그래픽 프로세서에서 능률적인 쉐이더 프로그램이 가능하게 되었다. 그 결과 모바일 기기에서도 OpenGL ES 2.0을 지원하는 그래픽 프로세서를 요구하게 되었다. OpenGL ES 2.0을 지원하기 위해서 명령어의 길이의 증가가 요구되고, 이는 메모리 용량의 증가를 초래한다. 본 논문에서는 효율적으로 명령어를 사용하는 새로운 명령어를 제안한다. 이 명령어는 가변 길이 방법과 유닛구조를 채택한 명령어 구조이다. 제안된 명령어 구조는 OpenGL ES 2.0 API를 지원하고 명령어 필드 낭비를 줄일 수 있도록 최대 4개의 32비트 유닛 명령어가 가변적으로 조합되어 수행된다. The Khronos group releases OpenGL ES 2.0 API specification bringing streamlined shader programming to graphics processor of embedded system. For this reason, the mobile devices have need of graphics processor for supporting a OpenGL ES 2.0 API. We need to extend instruction`s length to support OpenGLES 2.0 API, so it needs more memory size. In this paper, we propose a new instruction format that offers availability for use the instructions. This proposed instruction adopt a variable length method and unit instruction architecture. This proposed instruction architecture that support to OpenGLES 2.0 API has consist of 32bit unit instructions up to 4 which can be combined for embellishing each other. Therefore, it can execute flexible instruction combination and reduce waste of instruction fields.

다중코어 GPU를 위한 병렬처리 보간 알고리즘 구현

이광엽,김치용,Lee, Kwang-Yeob,Kim, Chi-Yong 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

최근 디스플레이의 해상도가 높아짐에 따라 그래픽 하드웨어가 처리해야할 데이터량과 연산량이 증가 하고 있다. 특히 레스터라이저의 데이터 처리량이 크게 증가 하고 있다. 본 논문은 높은 해상도의 많은 데이터를 빠르게 처리하기 위하여 레스터라이저를 병렬로 설계 하였다. 본 논문은 레스터라이저의 병렬화를 용이하게 하기 위하여 기존 보간 단계에서 사용하는 Bilinear 알고리즘[1] 대신 삼각형의 무게중심 좌표와 넓이를 이용하는 알고리즘을 사용하였다. 설계한 레스터라이저를 FPGA 환경에서 구현하여 기존 레스터라이저와 비교 검증 하였다. 기존 레스터라이저와 비교 결과 성능이 약 50퍼센트 상승 하였다. As resolution for displays is recently more and more increasing, the amount of data abd calculation that graphic hardware needs to process are also increasing. Especially the amount of data processing by rasterizer is rapidly increasing. This paper used an algorism using coordinates in center of gravity and area for triangle instead of using bilinear algorism[1] used by conventional interpolation, which is to make it easier for parallel processing by rasterizer. This paper implemented designed rasterizer under FPGA environment, and compared it with conventional rasterizer and verified it. This rasterizer is proved to have approximately 50% higher performance compared to conventional one.

Memory Latency Penalty를 개선한 SIMT 기반 Stream Processor의 Memory Operation System Architecture 설계

이광엽,Lee, Kwang-Yeob 한국전기전자학회 2014 전기전자학회논문지 Vol.18 No.3

본 논문은 Memory Latency Penalty를 개선한 SIMT Architecture 기반 Stream Processor의 Memory Operation System Architecture를 제안한다. 제안하는 구조는 Non-Blocking Cache Architecture를 적용하여 기존의 Blocking Cache Architecture에서 발생하는 Cache Miss Penalty를 개선하였고 다양한 알고리즘의 처리속도를 비교하여 제안하는 Memory Operation System Architecture를 적용한 Stream Processor의 성능 향상을 검증하였다. 실험은 각 알고리즘의 Memory 명령어의 비율에 따라 향상된 성능을 측정하여 Stream Processor의 성능이 최소 8.2%에서 최대 46.5%까지 향상됨을 확인하였다. In this paper, we propose a memory operation system architecture for memory latency penalty reduction in SIMT architecture based stream processor. The proposed architecture applied non-blocking cache architecture to reduce cache miss penalty generated by blocking cache architecture. We verified that the proposed memory operation architecture improve the performance of the stream processor by comparing processing performances of various algorithms. We measured the performance improvement rate that was improved in accordance with the ratio of memory instruction in each algorithm. As a result, we confirmed that the performance of stream processor improves up to minimum 8.2% and maximum 46.5%.

GPGPU를 위한 쉐이더 명령어기반 멀티 스레드 관리 기법

이광엽,박태룡,Lee, Kwang-Yeob,Park, Tae-Ryong 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.4

본 논문에서는 모바일환경에 최적화 된 멀티 스레드 모바일 GPGPU를 설계하고, 멀티 스레드로 구성된 모바일 프로세서에서의 효과적인 스레드 관리 기법을 검증한다. 스레드의 제어에는 별도의 하드웨어 없이 소프트웨어 명령어를 기반으로 설계하였다. 스레드 관리 기법의 검증은 차선 검출 알고리즘을 구현하여 nVidia의 CUDA Architecture와 설계한 GPGPU의 스레드 관리 효율을 비교 분석한다. 스레드 효율에서는 CUDA와 비교했을 때 최대 2배까지 높은 효율을 보인다. This thesis is intended to design multi thread mobile GPGPU optimized in mobile environment, and to verify an effective thread management method of the multi thread mobile processor. In thread management, there is no management hardware and implement with software instructions. For the verification of the multi thread management method, Lane detection algorithm was implemented to compare nVidia's CUDA Architecture and the designed GPGPU in terms of thread management efficiency. The number of thread is normalized to 48 threads. An implemented Land Detection Algorithm is composed of Gaussian filter algorithm and Sobel Edge Detection algorithm. As a result, the designed GPGPU's thread efficiency is up to 2 times higher than CUDA's thread efficiency.

임베디드 멀티코어 플랫폼을 이용한 차선검출

이광엽,김동한,박태룡,Lee, Kwang-Yeob,Kim, Dong-Han,Park, Tae-Ryoung 한국전기전자학회 2011 전기전자학회논문지 Vol.15 No.3

본 논문은 허프 변환을 이용한 차선 검출 알고리즘의 병렬화 기법을 제안한다. 허프 변환은 영상의 모든 위치에 존재 가능한 모든 후보 ${\Theta}$ 들에 대해 ${\rho}$ 값을 구해야 하므로 연산량이 많기 때문에 연산에 많은 시간이 소요되는 단점이 있다. 이를 멀티코어 환경에서 병렬 처리하는 구조를 제안 한다. 또한 허프 변환 이외에도 전처리 과정에 해당하는 노이즈 제거와 에지 검출도 병렬 처리 하였다. 제안하는 알고리즘은 기존 알고리즘에 비해 5.17배의 성능 향상이 있다. In this paper, we propose a parallelization technique in lane detection by using Hough transform. Hough transform has a weakness that it has a lot computation quantity, because it has to compute ${\rho}$ value in all candidate ${\Theta}$ to be detected in an image. We propose an architecture of parallel processing for this transform in a multi-core environment. The parallel processing has application to Hough transform as well as noise reduction and edge detection. This proposed architecture has 5.17 times improvement in performance compare to the existing algorithm.

클리핑과 슈퍼샘플링을 포함한 스캔라인 엣지 플래그 방식의 2D 벡터 그래픽 가속기 설계

이광엽,Lee, Kwang-Yeob 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.2

Vector Graphics describes an image with mathematical statements instead of pixel information. Which enables easy scalability without loss in image quality and usually results in a much smaller file size compared with bitmap images. In this paper, we propose Vector Graphics Accelerator for mobile device with scan-line edge flag algorithm to render vector image without sorting process of edge. Proposed Vector Graphics Accelerator was verified with OpenVG 2D Vector image. The estimated processing time of proposed Accelerator with Tiger image is 12ms on Tessellation process, and total rendering time is 208ms. Estimated rendering performance with Tiger image is about 5 frame per second 벡터 그래픽스는 좌표 정보를 이용하여 이미지를 표현하기 때문에 이미지 퀄리티의 손실 없이 쉽게 확대 축소가 가능하며, 일반적으로 래스터 그래픽스로 표현되는 이미지보다 더 작은 파일 크기를 가진다. 본 논문에서 제안하는 벡터 그래픽 가속기는 개선된 스캔라인 엣지 플래그 방식을 사용하여 엣지의 정렬과정을 수행하지 않고 렌더링을 수행할 수 있도록 설계되었으며 OpenVG 2D 벡터 이미지를 사용하여 검증되었다. 본 논문에서 제안하는 가속기는 Tiger image를 기준으로, 테셀레이션을 수행하는데 12ms, 전체 이미지 렌더링에 208ms의 시간이 소요되며, Tiger image 기준으로 약 초당 5 프레임의 성능을 가진다.

컬링과 클리핑을 포함한 3D그래픽스 래스터라이져 설계

이광엽,구용서,Lee, Kwang-Yeob,Koo, Yong-Seo 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.8

본 논문은 효율적인 3차원 그래픽스를 위해 컬링과 클리핑을 포함한 래스터라이져를 설계하였다. 제안하는 래스터라이져는 모바일 환경을 위해 구현하였고, 프러스텀 컬링, 백 페이스 컬링, Y축 클리핑, X축 클리핑을 처리한다. 래스터라이져는 트라이 앵글 셋업, 에지 워크, 스팬 프로세서 유닛으로 구성된다. 컬링, 클리핑을 포함한 래스터라이져의 각 유닛으로 설계하였다. 래스터라이져는 16 비트 깊이 값과 16 비트 컬러 값을 갖는 고라우드 쉐이딩을 지원한다. 제안한 래스터라이져는 52M pixels/sec의 처리 능력을 갖는다. In this paper, we designed 3D graphics rasterizer with a culling and clipping for the efficient 3D graphics accelerator. The proposed rasterizer is implemented for the mobile system and process frustum culling, back face culling, Y-axis clipping and X-axis clipping. The rasterzier consists of triangle setup, edge walk and span process unit. Each unit of rasterzier is designed with a culling and clipping. It supports goraud shading with 16 bits depth values and 16 bits color values. The estimated performance of proposed rasterizer is 52M pixels per second.

작은 크기의 Warp 스케쥴러 기반 SIMT구조 고성능 모바일 GPGPU 설계

이광엽(Kwang-Yeob Lee) 한국전기전자학회 2021 전기전자학회논문지 Vol.25 No.3

본 논문은 SIMT구조의 GPGPU에서 적은 core수로 고성능을 달성하기 위한 구조를 제안하고 설계하였다. 모바일기기에 적용하기 위한 GPGPU는 소모전력대비 성능을 높이기 위한 구조가 필수적이다. 소모전력을 줄이기 위해서 core수가 줄어든 대신 성능을 높이기 위해 thread를 관리하기 위한 warp scheduler의 size를 4로 하여 일반적인 GPGPU의 32 보다 크게 줄였다. Warp size를 적게 되면 pipeline의 idle cycle수를 줄일 수 있고 cache 메모리 접근시 miss penalty를 줄이기 위한 memory latency 적용이 효율적이다. 설계된 GPGPU는 부동소수점 연산을 포함하는 테스트 프로그램으로 연산 성능을 측정하고 28nm CMOS공정으로 소비전력을 측정하여 전력당 성능지수로 104.5GFlops/Watt를 얻었다. 본 논문의 결과는 Nvidia의 Tegra K1과 비교하였을 때 약 4배 우수한 전력당 성능지수를 보였다. This paper proposed and designed a structure to achieve high performance with a small number of cores in GPGPU with SIMT structure. GPGPU for application to mobile devices requires a structure to increase performance compared to power consumption. In order to reduce power consumption, the number of cores decreased, but to improve performance, the size of the warp scheduler for managing threads was set to 4, which was greatly reduced than 32 of general GPGPU. Reducing warp size can reduce the number of idle cycles in pipelines and efficiently apply memory latency to reduce miss penalty when accessing cache memory. The designed GPGPU measured computational performance using a test program that includes floating point operations and measured power consumption through a 28nm CMOS process to obtain 104.5GFlops/Watt as a performance per power. The results of this paper showed about four times better performance per power compared to Tegra K1 of Nvidia

멀티코어 GP-GPU를 이용한 지오메트리 처리

이광엽(Lee, Kwang-Yeob),김치용(Kim, Chi-Yong) 한국전기전자학회 2010 전기전자학회논문지 Vol.14 No.2

3D 그래픽 처리 과정은 크게 지오메트리 단계와 렌더링 단계로 구분된다. 본 논문에서는 듀얼페이즈 멀티코어 GP-GPU에서 지오메트리 처리를 가속화시키기 위한 방법을 제안한다. GP-GPU의 SIMD, 듀얼페이즈 구조를 이용한 병렬적 데이터 처리와 메모리 프리패치를 이용하여, 지오메트리 처리를 가속화 시킬 수 있었으며, 모든 기능을 사용할 시 19%의 성능 향상을 나타내었다. A 3D graphics pipeline is largely divided into geometry stage and rendering stage. In this paper, we propose a method that accelerates a geometry processing in multi-core GP-GPU, using dual-phase structure. It can be improved by parallel data processing using SIMD of GP-GPU, dual-phase structure and memory prefetch. The proposed architecture improves approximately 19% of performance when it use all the features.