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Si과 Ge 양자 우물에서 전자의 에너지 부준위간 천이에 의한 광학적 흡수의 진동 강도
이찬호 崇實大學校 生産技術硏究所 1996 論文集 Vol.26 No.1
The oscillator strength of a waveguide structure is investigated to compare measurement with calcualteion. Using the waveguide structure, the polarization angle dependencies of the oscillation strength of Si(001), and Ge(001) are calcualted. The polarization angle dependencies of the measured absorption strength can be obtioned with the same waveguide structure, adn be caompared with those of the normalized oscillator strength. Then, the measured absorption strength can be identified if it is from the intersubband absorption or not.
이중 채널 파이프라인 구조의 H.264용 고성능 보간 연산기 설계
이찬호,Lee, Chan-Ho 한국전기전자학회 2009 전기전자학회논문지 Vol.13 No.4
비디오 압축 코덱으로 널리 이용되는 H.264 표준의 움직임 보상기는 디코더에서 가장 복잡하고 연산시간이 많이 소모되는 유닛이다. 이러한 움직임 보상기의 성능을 결정하는 연산기가 보간 연산기(interpolator)이다. 1/4 보간 연산을 위해 휘도 픽셀은 6 탭 FIR 필터 연산이, 색차 픽셀은 2 탭 FIR 필터 연산이 필요하다. 본 논문에서는 이러한 복잡한 연산을 효과적으로 수행하는 고성능 보간 연산기 구조를 제안한다. 제안하는 구조는 이중 채널과 파이프라인 방식의 연산기로 구성되고 정수, 1/2, 1/4 보간 연산을 모두 수행할 수 있다. 연산기는 복잡도를 줄이기 위해 덧셈기와 쉬프터만으로 구성되면서도 반올림 오차가 전파되지 않도록 하여 연산결과의 정확도를 유지할 수 있다. 또한 보간 연산기의 구조는 연산기의 수를 조절하여 성능과 면적을 조절할 수 있다. 제안된 구조에 따라 휘도 및 색차 데이터를 위한 보간 연산기를 각각 Verilog-HDL을 이용하여 설계하여 동작과 성능을 검증하였다. The motion compensation is the most time-consuming and complex unit in the H.264 decoder. The performance of the motion compensation is determined by the calculation of pixel interpolation. The quarter-pixel interpolation is achieved using 6-tap horizontal or vertical FIR filters for luminance data and bilinear FIR filters for chroma data. We propose the architecture for interpolation of luminance and chroma data in H.264 decoders. It is composed of dual-channel pipelined processing elements and can interpolate integer-, half- and quarter-pixel data. The number of the processing cycles is different depending on the position. The processing elements are composed of adders and shifters to reduce the complexity while the accuracy of the pixel data are maintained. We design interpolators for luminance and chroma data using Verilog-HDL and verify the function and performance by implementing using an FPGA.
이찬호,노승효 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.1
본 논문에서는 비터비 디코더의 디코딩과정에서 trace-forward 과정이후. trace-back 동작 없이 decision bit를 결정 가능한 구조로 설계하여 사용 메모리 크기와 동작 cycle에서 이득을 가지는 변형된 레지스터 교환(modified register exchange) 방식을 제안하였다. 제안된 구조는 시뮬레이션에 의해 trace-back이 있는 기존의 방식과 동일한 결과를 나타냄을 확인하였으며, 변형된 레지스터 교환 방식과 기존의 레지스터 교환 방식, 그리고 trace-back 방식과 비교하였다. 제안한 방식은 다른 방식들에 비해 메모리를 1/(5 x constraint length)로 줄일 수 있고, trace-back 방식에 비해 throughput을 2배 향상시켰다. 변형된 레지스터 교환 방식을 적용한 비터비 디코더의 동작을 검증하기 위해 code rate 2/,3, constraint length, K가 3인 디코더를 radix-4 구조의 1 bit 디코딩 방식으로 설계하여 FPGA(field programmable gate away)를 이용하여 구현하고 측정을 통해 오류 정정 작용을 확인하였다. 또한 블록 디코딩 방식에도 적용할 수 있음을 보였다. This paper proposes a Viterbi decoding scheme without trace-back operations to reduce the amount of memory storing the survivor path information, and to increase the decoding speed. The proposed decoding scheme is a modified register exchange scheme, and is verified by a simulation to give the same results as those of the conventional decoders. It is compared with the conventional decoding schemes such as the trace-back and the register exchange scheme. The memory size of the proposed scheme is reduced to 1/(5 x constraint length) of that of the register exchange scheme, and the throughput is doubled compared with that of the trace-back scheme. A decoder with a code rate of 2/3, a constraint length, K=3 and a trace-back depth of 15 is designed using VHDL and implemented in an FPGA. It is also shown that the modified register exchange scheme can be applied to a block decoding scheme.
李瓚鎬 公州大學校 資源科學硏究所 1995 資源科學硏究論文集 Vol.3 No.-
우리나라 中西部地方産 밤나무재의 比重, 收縮率, 吸水量과 吸濕量의 시험결과를 요약하면 다음과 같다. 1. 生材比重, 氣乾比重, 全乾比重과 그 標準偏差는 各各 0.69±0.04, 0.61±0.03, 0.57±0.03이고, 容積密度數는 473 12㎏/㎥이었다. 2. 3方向(徑斷方向, 觸斷方向, 纖維方向)別, 全收縮率, 氣乾收縮率, 含水率 1%에 대한 平均 收縮率은 表2와 같다. 3. 徑斷面, 觸斷面, 橫斷面의 흡수량과 그 표준편차는 各各 0.07±0.01 g/㎠, 0.09±0.01 g/㎠, 0.28±0.04 g/㎠ 이었으며 吸濕量과 그 표준편차는 各各 0.025±0.010 g/㎠, 0.035±0.001 g/㎠, 0.027±0.020 g/㎠이었다. The study was carried out to obtain the basic data on specific gravity, shrinkage and absorption of chestnut wood for the reasonable and effective utilization of chestnut(castanea S. et Z) The results obtained were summarized follow : 1. Specific gravity in the green condition was 0.69±0.04, in the airdry condition was 0.61±0.03, in the ovendry condition was 0.57±0.03 and bulk density was 473±14㎏/㎥ 2. The results of shrinkage are given in the table 2, the ratio of tangential shrinkage to radial shrinkage in shrinkage from green to oven dried appears 2.36. 3. The results of absorption and absorption of water are given in the table 3.
$\delta$도핑과 SiGe을 이용한 p 채널 MESFET의 포화 전류 증가
이찬호,김동명 대한전자공학회 1999 電子工學會論文誌, D Vol.d36 No.4
SiGe을 이용한 p형 전계 효과 트랜지스터의 전류 구동 능력 향상을 위하여 이중 δ도핑층을 이용한 MESFET을 설계하고 시뮬레이션을 통하여 전기적 특성의 개선을 확인하였다. 두 δ도핑층 사이의 도핑 농도가 낮은 분리층에 SiGe층을 위치시키면 양자 우물이 형성되어 δ도핑층에서 넘쳐 나온 정공이 Si 채널의 경우보다 더 많아져 전류 구동 능력이 크게 향상된다. δ도핑층 사이의 SiGe층의 두께는 0∼300Å, Ge 구성비는 0∼30%의 범위에서 변화시켜 SiGe 두께 200Å, Ge 구성비 30%일 때 이중 δ도핑 Si 채널 MESFET에 비해 최대 45% 이상 개선될 수 있음을 확인하였다. A SiGe p-channel MESFET using $\delta$-doped layers is designed and the considerabel enhancement of the current driving capability of the device is observed from the result of simulation. The channel consists of double $\delta$-doped layers separated by a low-doped spacer which consists of Si and SiGe. A quantum well is formed in the valence band of the Si/SiGe heterojunction and much more holes are accumulated in the SiGe spacer than those in the Si spacer. The saturation current is enhanced by the contribution of the holes in the spacer. Among the design parameters that affect the performance of the device, the thickness of the SiGe layer and the Ge composition are studied. The thickness of 0~300$\AA$ and the Ge composition of 0~30% are investigated, and saturation current is observed to be increased by 45% compared with a double $\delta$-doped Si p-channel MESFET.
이중 $\delta$ 도핑층을 이용한 Si 채널 MESFET의 성능 향상에 관한 연구
이찬호,김동명 대한전자공학회 1997 電子工學會論文誌, D Vol.d34 No.12
A Si-channle MESFET using .delta.-doped layers was designed and the considerable enhancement of the current driving capability of the device was observed by simulation. The channel consists of double .delta.-doped layers separated by a low-doped spacer. Cariers are spilt from the .delta.-doped layers and are accumulated in the spacer. The saturation current is enhanced by the contribution of the carriers in the spacer. Among the design parameters that affect the peformance of the device, the thickness of the spacer and the ratio of the doping concentrations of the two .delta.-doped layers were studied. The spacer thickenss of 300~500.angs. and the doping ratio of 3~4 were shown to be the optimized values. The saturation current was observed to be increased by 75% compared with a bulk-channel MESFET. The performances of transconductance, output resistance, and subthreshold swing were also enhanced.