다중 디지털 신호의 비교를 위한 병렬 기법의 VLSI 설계

서영호,이용석,김동욱,Seo, Young-Ho,Lee, Yong-Seok,Kim, Dong-Wook 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.4

This paper proposes a new algorithm for comparing amplitude between multiple digital input signals and its digital logic architecture. After simultaneously comparing multiple inputs, the proposed algorithm can provide the information of the largest (or smallest) value among them by using a simple digital logic function. The drawback of the method is to increase hardware resource. To overcome this we propose a reuse method of the overlapped logic operation. The proposed method focuses on enhancing the operational clock frequency, in other words decreasing combinational delay time. After implementing the comparing method with HDL (hardware description language), we experiment on it with environment of Cyclone III EP3C40F324A7 FPGA of Altera Inc. In case of 4 input signals, it can increase the operational speed as mush as 1.66 times with 1.20 times the hardware resource. In case of 8, it can also have 2.29 times the clock frequency and 2.15 times the hardware resource. 본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

국내 최초 해저도로터널(보령터널) 설계를 위한 중국해저터널 방문 및 분석

서영호,남하용,장석부,허도학,이석천,Seo, Yeong-Ho,Nam, Ha-Yong,Jang, Seok-Bu,Heo, Do-Hak,Lee, Seok-Cheon 한국터널지하공간학회 2010 자연, 터널 그리고 지하공간 Vol.12 No.1

중수소 이온 주입에 의한 MOS 커패시터의 게이트 산화막 절연 특성 개선

서영호,도승우,이용현,이재성,Seo, Young-Ho,Do, Seung-Woo,Lee, Yong-Hyun,Lee, Jae-Sung 한국전기전자재료학회 2011 전기전자재료학회논문지 Vol.24 No.8

This paper is studied for the improvement of the characteristics of gate oxide with 3-nm-thick gate oxide by deuterium ion implantation methode. Deuterium ions were implanted to account for the topography of the overlaying layers and placing the D peak at the top of gate oxide. A short anneal at forming gas to nitrogen was performed to remove the damage of D-implantation. We simulated the deuterium ion implantation to find the optimum condition by SRIM (stopping and range of ions in matter) tool. We got the optimum condition by the results of simulation. We compare the electrical characteristics of the optimum condition with others terms. We also analyzed the electrical characteristics to change the annealing conditions after deuterium ion implantation. The results of the analysis, the breakdown time of the gate oxide was prolonged in the optimum condition. And a variety of annealing, we realized the dielectric property that annealing is good at longer time. However, the high temperature is bad because of thermal stress.

국내 최초 해저 도로터널(보령터널) 설계 사례 소개 - 선형 계획, 굴착과 차수그라우팅 중심으로 -

서영호,남하용,주광수,장석부,허도학,이석천,Seo, Yeong-Ho,Nam, Ha-Yong,Ju, Gwang-Su,Jang, Seok-Bu,Heo, Do-Hak,Lee, Seok-Cheon 한국터널지하공간학회 2010 자연, 터널 그리고 지하공간 Vol.12 No.3

컴퓨터 생성 홀로그램의 하드웨어 구현을 위한 버스 구조 분석

서영호,김동욱,Seo, Yong-Ho,Kim, Dong-Wook 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.4

최근 차세대 영상 기술로 홀로그래피가 많은 주목을 받고 있다. 홀로그램은 광학적인 촬영을 통해서 획득할 수도 있지만 최근에는 컴퓨터를 이용한 홀로그램 생성 방법을 많이 사용하고 있다. 이를 컴퓨터 생성 홀로그램(computer generated hologram, CGH)이라 하는데 CGH는 많은 연산량이 요구되어 S/W를 이용하면 실시간으로 생성하는 것이 불가능하다. 따라서 실시간의 CGH를 위해서 FPGA나 GPU를 이용한 연산 방법이 주로 사용되고 있다. 하드웨어를 기반으로 하여 구현할 경우에 내부 시스템의 비트 제한으로 인하여 S/W와 같은 품질을 얻을 수 없다. 따라서 본 논문에서는 품질의 저하를 최소화하면서 하드웨어의 자원을 최대한 감소시킬 수 있는 하드웨어 비트 너비를 분석하여 가이드라인을 제시하고자 한다. 이를 위해서 1비트 단위의 고정소수점 시뮬레이션을 모든 내부 변수 및 연산과정에 대해 수행하고, 수치적인 결과와 시각적인 결과를 종합적으로 분석하여 최적의 비트 너비와 응용분야에 따른 비트 너비를 제시한다. Recently, holography has received much attention as the next generation visual technology. Hologram is obtained by the optical capturing, but in recent years it is mainly produced by the method using computer. This method is named by computer generated hologram (CGH). Since CGH requires huge computational amount, if it is implemented by S/W it can't work in real time. Therefore it should use FPGA or GPU for real time operation. If it is implemented in the type of H/W, it can't obtain the same quality as S/W due to the bit limitation of the internal system. In this paper, we analyze the bit width for minimizing the degradation of the hologram and reducing more hardware resources and propose guidelines for H/W implementation of CGH. To do this, we performs fixed-points simulations according to main internal variables and arithmetics, analyze the numerical and visual results, and present the optimal bit width according to application fields.

다중 클록 영역의 SoC를 위한 효율적인 버퍼삽입 방식의 CTS에 대한 고려

서영호,최의선,김동욱,Seo, Yong-Ho,Choi, Eui-Sun,Kim, Dong-Wook 한국정보통신학회 2012 한국정보통신학회논문지 Vol.16 No.4

본 논문에서는 버퍼 삽입 방법에 기반한 다중 클록 영역에서의 클록 트리 합성(clock tree synthesis, CTS) 기법에 대해서 논의한다. CTS를 수행하는데 있어서 준비해야하는 사항들과 실제적인 CTS 수행 방법들에 대해서 세부적인 기술들을 제안한다. 또한 CTS 수행 이후의 후처리 과정에 대해서도 제안한다. 버퍼 삽입 기반의 CTS는 기존에도 사용되는 방법인데 본 논문은 ASIC 및 SoC 상용 작업 현장에서 사용될 수 있는 실전적인 기법들에 대해서 논의하고자 한다. CTS는 사용되는 툴에 매우 의존적인데 본 논문은 Synopsys의 Astro를 대상으로 하였고, 이 툴을 이용하여 CTS를 수행하기 위한 세부적인 기술들에 대해서 이론을 바탕으로 경험적이고 고급적인 기법들을 제안한다. 본 논문을 통해 제안된 기법들은 많은 백앤드(backend) 설계자들에게 좋은 가이드가 될 것으로 기대한다. In this paper, we consider a clock tree synthesis technique (CTS) based on buffer insertion method in the multiple clock domain. We propose some detail techniques about the preparing items and the practical method for implementing CTS. We also propose a post processing after CTS implementation. Until now, the buffer insertion-based CTS technique has been widely used, and this paper discusses especially it's practical technique to be applied in the commercial fields to develop ASIC and SoC. CTS is very dependent on the used tool. We use Astro of Synopsys and propose the empirical and theoretical information of the detail techniques for implementing CTS using this tool. We expect that the proposed technique becomes to be good guidelines to backend designers.

CMOS 공정을 이용한 14개 LO 신호를 발생시키는 MB-OFDM UWB용 LO 생성 회로 블록 설계

서영호(Yong-Ho Seo),신상운(Sang-Woon Shin),김창완(Chang-Wan Kim) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11

본 논문에서는 3.1∼10.6 ㎓ 대역에서 14개 LO 신호를 발생하는 MB-OFDM UWB 시스템용 LO 생성 회로에 대한 새로운 구조를 제안한다. 제안하는 LO 생성 회로는 저전력 설계를 위해 하나의 PLL을 사용하면서 주파수 합성과정에서 반드시 필요로 하는 비선형 회로의 숫자를 최소화하고, 동시에 주파수 합성과정에서 발생되는 주요 spurious를 UWB 대역 밖에 존재시킴으로서 spurious 문제를 보다 근본적으로 해결하였다. 제안하는 LO 생성 회로는 0.13-㎛ CMOS 공정으로 설계 되었으며, 1.5 V의 공급전압으로부터 93∼103 ㎽의 전력을 소모한다. 모의실험 결과, 모든 14개의 LO 신호 스펙트럼에서 최소 41 ㏈c 이상의 in-band spurious suppression과 3 nsec 이하의 밴드간 스위칭 시간을 갖는다. This paper presents a 14-band LO generator architecture for MB-OFDM UWB systems using 3.1 ㎓ ~ 10.6 ㎓ frequency band. The proposed LO generator architecture has been consisted of only one PLL and the fewest nonlinear components to generate 14 LO signals with high purity while consuming low dc power consumption. In addition, major spurious generated from the LO generator have been located in the out of UWB band. The proposed LO generator has been implemented in a 0.13-㎛ CMOS technology and consumes a dc power consumption of 93∼103 ㎽ from a 1.5 V supply. The simulation results show an in-band spurious suppression ratio of more than 41 ㏈c and a band-switching time of below 3 nsec.

계절별 부하 특성을 고려한 CHP 성능 해석

서영호(Young Ho Seo),이준희(Joon Hee Lee),김남진(Nam Jin Kim),김종윤(Jong Yoon Kim),조성갑(Sung Kap Cho),전용한(Yong Han Jeon) 대한설비공학회 2010 설비공학 논문집 Vol.22 No.7

This paper is a actual design case applied to make a bid for CHP plant construction in some country. The purpose of this study is to optimize the system performance for the requirement conditions written in ITB by the client. The system consists of gas turbine, steam turbine, heat recovery steam generator and heat exchangers for district heating. The performance analysis is conducted for various seasons conditions and heat load. As a result, air density and heat load is reduced in accordance with decreasing of the outdoor temperature, therefore the system power is reduced. Considering this, the design parameters to meet the requriement conditions are optimized.

디지털펜과 필기체인식 기술을 이용한 화상채팅 시스템 설계 및 구현

서영호(Young-Ho Seo),윤희용(Hee-Yong Youn) 한국컴퓨터정보학회 2014 한국컴퓨터정보학회 학술발표논문집 Vol.22 No.1

본 논문에서는 현대사회에서 응용분야가 광범위하고, 높은 인식율과 빠른 처리속도를 위하여 많은 연구가 진행되어왔던 오프라인 필기체 인식 중 디지털 펜을 위한 새로운 필기체 문자 인식 시스템과 이를 이용한 화상 채팅 시스템을 제안한다. 이 시스템의 문자 인식에 필요한 처리는 체인코드에 기반하며 유니코드와 획 코드를 이용하여 처리하는 필기체 문자 인식 시스템으로, 일반적으로 터치 패널이 없는 데스크 탑 과 노트북에서도 터치 펜 기능을 가능하게 하는 디지털 펜을 위한 필기체 문자 인식 시스템이며 화상 채팅은 WSAEventSelect Model을 사용하여 제작한 시스템이다.

HEVC기반의 비디오를 위한 워터마킹 알고리즘

서영호(Young-Ho Seo),이용석(Yong-Seok Lee),김동욱(Dong-Wook Kim) 한국방송·미디어공학회 2019 방송공학회논문지 Vol.24 No.1

In the field of video watermarking, which adds a time axis to the watermarking of the existing still image, it is important to embed a watermark at a level that can claim copyright while minimizing the overall video quality. In this paper, we focus on the fact that B slices refer to blocks of I and P slices in the Random Access compression method of HEVC. Therefore, We propose that watermark is embedded only in I and P slices and extracted in I, P, and B slices. This can minimize the decreases of the overall image quality of the image and protect the copyright of the B slice without directly embedding the watermark.