Core-A 마이크로프로세서의 코프로세서로 동작하는 AES 암호모듈의 하드웨어 설계

하창수,최병윤,Ha, Chang-Soo,Choi, Byeong-Yoon 한국정보통신학회 2009 한국정보통신학회논문지 Vol.13 No.12

Core-A microprocessor is the all-Korean product designed as 32-bit embedded RISC microprocessor developed by KAIST and supported by the Industrial Property Office. This paper analyze Core-A microprocessor architecture and proposes efficient method to interface Core-A microprocessor with coprocessor. To verify proposed interfacing method, the AES cryptography processor that has 128-bit key and block size is used as a coprocessor. Coprocessor and AES are written in Verilog-HDL and verified using Modelsim simulator. It except AES module consists of about 3,743 gates and its maximum operating frequency is about 90Mhz under 0.35um CMOS technology. The proposed coprocessor interface architecture is efficiency to send data or to receive data from Core-A to coprocessor. Core-A 마이크로프로세서는 32-bit RISC 구조의 국산 임베디드 마이크로프로세서로서 특허청의 지원을 받아 KAIST의 주관아래 개발된 프로세서이다. 본 논문에서는 Core-A 마이크로프로세서와 코프로세서간의 인터페이스 방안에 대하여 분석하고 효율적인 구조를 제안한다. 인터페이스 방안의 검증을 위해 코프로세서로 사용된 AES 암호 프로세서는 128-bit의 키와 블록을 갖는 대칭키 암호 알고리즘이다. 코프로세서 인터페이스 회로와 AES 암호프로세서는 Verilog-HDL로 작성되었으며, Modelsim 시뮬레이터를 사용하여 시뮬레이션을 수행하였다. 삼성 0.35um CMOS 표준 셀 라이브러리를 사용하여 AES를 제외한 코프로세서 인터페이스 부분을 합성한 결과 약 90Mhz의 동작주파수를 가지며, 3743개의 게이트수로 구성되었다. 본 논문에서 구현한 코프로세서 인터페이스 회로는 Core-A와 코프로세서간의효율적인 명령어 및 데이터 전달을 수행할수있다.

계층적 타일기반 탐색기법과 SIMD 구조가 적용된 스캔변환회로의 FPGA 구현

하창수,최병윤,Ha, Chang-Soo,Choi, Byeong-Yoon 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.9

본 논문에서는 3차원 그래픽스 시스템에 적용 가능한 고성능 스캔변환회로를 설계하고 FPGA로 구현한 내용을 기술한다. 스캔변환회로의 성능을 높이기 위하여 본 논문에서는 계층적 타일기반 탐색기법과 SIMD 구조를 적용한 스캔변환회로 구조를 제안한다. 제안한 스캔변환회로는 Xilinx Vertex4 LX100 FPGA 디바이스에서 약 124Mhz로 동작가능하며, 실제 연산결과의 올바른 출력을 확인하기 위해 셰이더, 텍스처 매핑회로 그리고 $240{\times}320$ 컬러 TFT-LCD의 컨트롤러를 설계하여 통합하였다. FPGA상에 구현된 스캔변환회로는 약 311Mpixels/sec의 픽셀 생성율을 가지므로 데스크 탑 PC용 3차원 그래픽스 시스템뿐만 아니라 고성능을 요구하는 모바일 3차원 그래픽스 시스템에도 적용 가능하다. In this paper, we present research results of developing high performance scan conversion unit and implementing it on FPGA chip. To increase performance of scan conversion unit, we propose an architecture of scan converter that is a SIMD architecture and uses tile-based traversing method. The proposed scan conversion unit can operate about 124Mhz clock frequency on Xilinx Vertex4 LX100 device. To verify the scan conversion unit, we also develop shader unit, texture mapping unit and $240{\times}320$ color TFT-LCD controller to display outputs of the scan conversion unit on TFT-LCD. Because the scan conversion unit implemented on FPGA has 311Mpixels/sec pixel rate, it is applicable to desktop pc's 3d graphics system as well as mobile 3d graphics system needing high pixel rates.

수리부속 재고수준이 전시 해군 함정 운용 가동률에 미치는 영향 분석

하창수(Chang Soo Ha),김경섭(Kyung Sup Kim) 한국산학기술학회 2022 한국산학기술학회논문지 Vol.23 No.11

해군 함정은 수많은 장비와 무기체계를 탑재하고 있다. 해군 함정의 임무 수행을 위해서는 이러한 수많은 장비와 무기체계의 정격성능 유지가 필수적이며, 고장 발생 시 이를 즉시 정비하여 임무 수행에 공백이 발생하지 않도록 해야 한다. 이를 위해서는 적정 수준의 수리부속을 보유하는 것이 필수적이다. 특히 전시에는 높은 수준의 함정 가동률 유지가 요구되기 때문에 전시에 필요한 적정 수준의 수리부속을 판단하는 것이 중요하다. 하지만 전시 상황을 예측하여 수리부속 재고수준을 판단하는 것은 어려운 문제이기 때문에 전시 수리부속 재고수준에 대한 적절한 검토가 이루어지고 있지 않다. 본 연구는 이러한 문제점을 해결하기 위해 시뮬레이션을 통해 전시 수리부속 적정 재고수준 분석 모형을 제안하였다. 이를 위해 전시 함정 운용률 증가 및 교전 피해로 인한 고장 발생 증가를 모형에 적용하였으며, 재고수준에 따른 비용 분석을 통해 최적의 전시 수리부속 재고수준을 제안한다. 군 관계자가 이 모형을 활용한다면 전쟁 초기 함정 가동률 유지를 위한 각 함 형과 장비에 맞는 수리부속 확보 계획을 수립할 수 있으며, 효율적인 국방예산 사용에 기여할 수 있을 것으로 기대한다. Naval warships are equipped with numerous equipment and combat systems. To perform the duties of a naval warship, it is essential to maintain the rated performance of these numerous equipment and combat systems. In the event of failure, they should be immediately maintained to prevent gaps in the mission performance. For this, it is essential to have an appropriate level of repair parts. In particular, it is crucial to determine the appropriate level of repair parts necessary for wartime because a high operational availability is required. On the other hand, an appropriate review of the inventory level attached to the repair is not being conducted because it is difficult to determine the level of inventory attached to the repair by predicting the wartime situation. In order to solve this problem, this study proposed a model for analyzing the appropriate inventory level of wartime repair parts through simulation. To this end, the increase in the naval ship operation rate during wartime and the increase in failure due to engagement damage were applied to the model. The optimal inventory level of the repair parts in wartime was proposed through cost analysis according to the inventory level. If military officials use this model, they can establish a plan to secure repair parts suitable for each naval ship type and equipment to maintain the ship operation rate in the early stages of war and contribute to the efficient use of the defense budget.

게잡이 원숭이에 있어 rHuEPO(HM10760)의 단회 투여 후 혈액학 및 혈액생화학적 변화

김충용(Choong-Yong Kim),이현숙(Hyun-Sook Lee),이필수(Pil-Soo Lee),하창수(Chang-Su Ha),권세창(Se-Chang Kwon),이관순(Gwan Sun Lee),송창우(Chang-Woo Song),한상섭(Sang-Seop Han) 한국독성학회 2006 Toxicological Research Vol.22 No.1

Changes in hematology and serum biochemistry after treatment of recombinant human erythropoietin (rHuEPO, HM10760) were screened in 4 male cynomolgus monkeys (Macaca fascicularis). Four monkeys, composed of a treatment group of HM10760 and a positive control group of Aranesp<SUP>®</SUP>, were subcutaneously administered at same dose of 100 ㎍/㎏. Both groups did not show any change in body weights and food consumption for 4 weeks compared with those of pretreatment. Both groups did not show any change in total leukocyte count (WBC) and platelet count, while both groups showed increased platelet distribution width (PDW) percentage in HM10760 group during a period from day 5 to day 59 and in Aranesp<SUP>®</SUP> group during a period from day 9 to day 26. Both groups showed increases in red blood cells (RBC), hemoglobin (HGB), and hematocrit (HCT) approximately 10 days after treatment compared with those of pretreatment (day 0). The increased levels of RBC, HGB, and HCT were much higher in HM10760 than in Aranesp<SUP>®</SUP> by the increases of 3.2%~ 12.5% for RBC, 3.8%~17.1% for HCT, and 1.85%~11% for HGB. Both groups showed increases in red cells distribution width (RDW) and reticulocyte (RET) compared with those of pretreatment, showing the highest peak from day 9. The increased level of RET lasted up to day 14 in Aranesp<SUP>®</SUP> group, while it lasted up to day 23 in HM10760 group. The increased level of RDW lasted up to day 59, it was much higher in HM10760 by the increase of 10.1%~17.6% than in Aranesp<SUP>®</SUP> group. In serum biochemistry, both groups showed a decrease in chloride level compared with those of pretreatment. These findings indicated that HM10760 increased RBC, HGB, HCT, RDW, and RET compared with those of pretreatment, and the increased levels were much higher in HM10760 than in Aranesp<SUP>®</SUP>.

3차원 모바일 그래픽 응용을 위한 스캔 변환 프로세서의 설계

최병윤,하창수,Choi, Byeong-Yoon,Ha, Chang-Soo,Salcic, Zoran 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.11

본 논문에서는 3개의 정점으로 표현된 삼각형을 화면 좌표, 깊이 좌표, 색 등의 픽셀 정보로 바꾸는 스캔 변환 프로세서를 설계하였다. 설계된 스캔 변환 회로는 삼각형 변을 따라 스팬 라인을 생성한 후, 스팬 라인을 픽셀로 변환하는 스캔 라인 방식을 사용하였다. 그리고 좌변-상변 픽셀 채움 규칙을 지원함에 의해서 인접한 삼각형의 공유 변에 대한 픽셀이 중복 처리와 미처리 되는 것을 방지한다. 스캔 변환 프로세서 는 약 21,400개의 게이트로 구성되며, $0.35{\mu}m$ CMOS 공정 조건에서 약 80 Mhz의 동작 주파수를 가진다. 스캔 변환 프로세서는 최대 80 Mpixels/sec의 픽셀 생성 율을 갖고 있어 3차원 모바일 그래픽 분야에 적용 가능하다. In this paper, the scan conversion processor which converts the triangle represented by three vertices into pixel-level screen coordinates, depth coordinate, and color data is designed. The processor adopts scan-line algorithm which decomposes triangle into horizontal spans and then transforms the span into pixel data. By supporting top-left filling convention, it ensures that triangles that share an edge do not produce any dropouts or overlaps between adjacent polygons. It consists of about 21,400 gates and its maximum operating frequency is about 80 Mhz under 0.35um CMOS technology. Because its maximum pixel rate is about 80 Mpixels/sec, it can be applicable to mobile graphics application.

단일 명령어 컴퓨터의 FPGA 구현

김정하(Jung_ha Kim),김주홍(Ju-Hong Kim),하창수(Chang_Soo Ha),최병윤(Byeong_Yoon Choi) 제어로봇시스템학회 2004 제어로봇시스템학회 합동학술대회 논문집 Vol.2004 No.12

Ktc : ICR 마우스의 주령에 따른 기초연구

송창우(Song Chang-Woo),하창수(Ha Chang-Soo),한상섭(Han Sang-Seop) 한국실험동물학회 1989 Laboratory Animal Research Vol.5 No.1

MU0 마이크로포르세서의 FPGA 구현

서충기(Chung-Ki Seo),김주홍(Ju-Hong Kim),하창수(Chang-Soo Ha),최병윤(Byeong-Yoon Choi) 제어로봇시스템학회 2004 제어로봇시스템학회 합동학술대회 논문집 Vol.2004 No.12

전로 제강 슬래그의 MgO 포화용해도에 대한 Al2O3의 영향

김주훈 ( Ju Hun Kim ),홍성훈 ( Seong Hun Hong ),주성웅 ( Seong Woong Joo ),신진욱 ( Jin Wook Shin ),김대현 ( Dae Hyun Kim ),최현수 ( Hyun Soo Choi ),하창수 ( Chang Soo Ha ),유병돈 ( Byung Don You ) 대한금속재료학회(구 대한금속학회) 2014 대한금속·재료학회지 Vol.52 No.11

In order to investigate the feasibility of use of DRI containing a large quantity of Al2O3 in BOF steelmaking process, the solubility of MgO in BOF slag system with the Al2O3 content was studied in the temperature range of 1550 to 1650 ℃. The saturation content of MgO in the BOF slag increases linearly with the increase of the Al2O3 content due to the complex ionization of Al2O3. The MgO solubility in the slag decreases with in increase of the slag basicity and FetO content, and increases with an increase in the temperature. The effect of MnO on the MgO solubility in the slag was negligible, and MnO had a dilution effect on the slag composition due to the increase in slag volume. An index of slag composition for MgO solubility was derived by a regression analysis. An empirical equation was derived for the saturation content of MgO in slag as a fuction of the slag composition index and the temperature. (Received January 13, 2014)

GPU 정점 셰이더의 가상 기계 구현

하창수,최병윤 동의대학교 산업기술개발연구소 2006 産業技術硏究誌 Vol.20 No.-

Vertex shader of GPU in personal computer is advanced in functions as to be half of traditional fixed T&L functions. And, capacity of memory for saving resources to process instructions is unlimited. GPU that can be programmed by programmer is needed for mobile system as well as personal computer. In this paper, we implement software virtual machine for vertex shader using C++ language. Our goal is designing hardware GPU that can be applied to mobile system. The virtual machine consists of nVidia GPU instructions. Input data to virtual machine is generated by Microsoft fxc compiler. That is to say, Input data is compiled shader program written in HLSL, Cg, or ASM. The virtual machine will be a reference model for designing hardware GPU and can be used for Testbed to test added or modified instruction.